何謂靜態(tài)時序分析（STA， Static Timing Analysis） ？

　　首先，設(shè)計者應(yīng)該對FPGA內(nèi)部的工作方式有一些認(rèn)識。FPGA的內(nèi)部結(jié)構(gòu)其實(shí)就好比一塊PCB板，F(xiàn)PGA的邏輯陣列就好比PCB板上的-些分立元器件。PCB通過導(dǎo)線將具有相關(guān)電氣特性的信號相連接，F(xiàn)PGA也需要通過內(nèi)部連線將相關(guān)的邏輯節(jié)點(diǎn)導(dǎo)通。PCB板上的信號通過任何一個元器件都會產(chǎn)生一定的延時，F(xiàn)PGA的信號通過邏輯門傳輸也會產(chǎn)生延時。PCB的信號走線有延時，F(xiàn)PGA 的信號走線也有延時。這就帶來了一系列問題，一個信號從FPGA的一端輸入，經(jīng)過一一定的邏輯處理后從FPGA的另一端輸出，這期間會產(chǎn)生多大的延時呢？有多個總線信號從FPGA的一端輸入，這條總線的各個信號經(jīng)過邏輯處理后從FPGA的另- -端輸出，這條總線的各個信號的延時一致嗎？之所以關(guān)心這些問題，是因為過長的延時或者一條總線多個信號傳輸時間的不一致，不僅會影響FPGA本身的性能，而且也會給FPGA之外的電路或者系統(tǒng)帶來諸多問題。

　　言歸正傳吧，之所以引進(jìn)靜態(tài)時序分析的理論也正是基于上述的一一些思考。它可以簡單的定義為：設(shè)計者提出一些特定的時序要求（或者說是添加特定的時序約束），套用特定的時序模型，針對特定的電路進(jìn)行分析。分析的最終結(jié)果當(dāng)然是要求系統(tǒng)時序滿足設(shè)計者提出的要求。

　　下面舉 一個最簡單的例子來說易時序分析的基本概念。假設(shè)信號需要從輸入到輸出在FPGA內(nèi)部經(jīng)過一-些邏輯延時和路徑延時。系統(tǒng)要求這個信號在FPGA內(nèi)部的延時不能超過I5ns，而開發(fā)工具在執(zhí)行過程中找到了如圖4.1所示的一些可能的布局布線方式。那么，怎樣的布局布線能夠達(dá)到系統(tǒng)的要求呢？仔細(xì)分析一番，發(fā)現(xiàn)所有路徑的延時可能為14ns、14ns、I6ns、 17ns、 18ns， 有兩條路徑能夠滿足要求，那么最后的布局布線就會選擇滿足要求的兩條路徑之一。