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用FPGA實現抽取濾波器比較復雜，主要是因為在FPGA中缺乏實現乘法運算的有效結構，現在，FPGA中集成了硬件乘法器，使FPGA在數字信號處理方面有了長足的進步。本文介紹了一種采用Xilinx公司的XC2V1000實現FIR抽取濾波器的設計方法。
具體實現
結構設計
基于抽取濾波器的工作原理，本文采用XC2V1000實現了一個抽取率為2、具有線性相位的3階FIR抽取濾波器，利用原理圖和 VHDL共同完成源文件設計。圖1是抽取濾波器的頂層原理圖。其中，clock是工作時鐘，reset是復位信號，enable是輸入數據有效信號，data_in（17:0）是輸入數據，data_out（17:0）是輸出數據，valid是輸出數據有效信號。adder18是加法器模塊，mult18是乘法器模塊，acc36是累加器模塊，signal_36to18是數據截位器模塊，fir_controller是控制器模塊。控制器定時向加法器、乘法器和累加器發送數據或控制信號，實現流水線操作。
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