昨天后仿真四位加法器的時候，想比較一下，超前進位加法器和串行加法器的時候，特意比較了一下那個的延時少一些，居然發現超前進位加法器延時比串行加法器多，不知道為什么，于是做么一下是不是優化的問題。

　　于是鼓弄了一下，在ISE —— Synthesize （綜合）右鍵—— Properties可提供最多的多功能引腳、I/O 標準、端接方案和差分對的FPGA 在信號分配方面也具有最復雜的設計指導原則。盡管Altera 的FPGA 器件沒有設計指導原則（因為它實現起來比較容易），但賽靈思的FPGA 設計指導原則卻很復雜。但不管是哪一種情況，在為I/O 引腳分配信號時，都有一些需要牢記的共同步驟：

　　1. 使用一個電子數據表列出所有計劃的信號分配，以及它們的重要屬性，例如I/O 標準、電壓、需要的端接方法和相關的時鐘。

　　2. 檢查制造商的塊/區域兼容性準則。

　　3. 考慮使用第二個電子數據表制訂FPGA 的布局，以確定哪些管腳是通用的、哪些是專用的、哪些支持差分信號對和全局及局部時鐘、哪些需要參考電壓。

　　4. 利用以上兩個電子數據表的信息和區域兼容性準則， 先分配受限制程度最大的信號到引腳上， 最后分配受限制最小的。例如，你可能需要先分配串行總線和時鐘信號，因為它們通常只分配到一些特定引腳。

　　5. 按照受限制程度重新分配信號總線。在這個階段，可能需要仔細權衡同時開關輸出（SSO） 和不兼容I/O 標準等設計問題， 尤其是當你具有很多個高速輸出或使用了好幾個不同的I/O 標準時。如果你的設計需要局部/區域時鐘，你將可能需要使用高速總線附近的管腳，最好提前記住這個要求，以免最后無法為其安排最合適的引腳。如果某個特定塊所選擇的I/O 標準需要參考電壓信號，記住先不要分配這些引腳。差分信號的分配始終要先于單端信號。如果某個FPGA 提供了片內端接，那么它也可能適用于其他兼容性規則。

　　6. 在合適的地方分配剩余的信號。

　　在這個階段，考慮寫一個只包含端口分配的HDL 文件。然后通過使用供應商提供的工具或使用一個文本編輯器手動創建一個限制文件，為I/O 標準和SSO 等增加必要的支持信息。準備好這些基本文件后，你可以運行布局布線工具來確認是否忽視了一些準則或者做了一個錯誤的分配。

　　這將使你在設計的初始階段就和布局工程師一起工作，共同規劃PCB 的走線、冗余規劃、散熱問題和信號完整性。FPGA 工具可能可以在這些方面提供幫助，并協助你解決這些問題，因此你必須確保了解你的工具包的功能。

　　你咨詢一位布局專家的時間越晚，你就越有可能需要去處理一些復雜的問題和設計反復，而這些可能可以通過一些前期分析加以避免。一旦你實現了滿意的信號分配，你就要用限制文件鎖定它們。

　　基于CMOS 的設計主要消耗三類切率：內部的（短路）、漏電的（靜態的）以及開關的（電容）。當門電路瞬變時， VDD 與地之間短路連接消耗內部功率。漏電功耗是CMOS 工藝普遍存在的寄生效應引起的。而開關功耗則是自負載電容，放電造成的。開關功耗與短路功耗合在一起稱為動態功耗。下面介紹降低靜態功耗和動態功耗的設計技巧。