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電子發燒友網>電子資料下載>可編程邏輯>FPGA/ASIC>正點原子FPGA靜態時序分析與時序約束教程

正點原子FPGA靜態時序分析與時序約束教程

2020-11-11 | pdf | 3.30 MB | 次下載 | 3積分

資料介紹

  靜態時序分析是檢查芯片時序特性的一種方法,可以用來檢查信號在芯片中的傳播是否符合時序約束的要求。相比于動態時序分析,靜態時序分析不需要測試矢量,而是直接對芯片的時序進行約束,然后通過時序分析工具給出時序分析結果,并根據設計者的修復使設計完全滿足時序約束的要求。本章包括以下幾個部分: 1.1 靜態時序分析簡介 1.2 FPGA 設計流程 1.3 TimeQuest 的使用 1.4 常用時序約束 1.5 時序分析的基本概念

  靜態時序分析(Static Timing Analasis,STA)用來驗證電路的性能,找到時序違規路徑,并指導EDA工具對設計進行布局布線,以滿足時序要求。靜態時序分析的速度很快,但是它并不對電路的功能進行驗證。時序約束(Timing Constraints)用來描述設計人員對時序的要求,比如時鐘頻率,輸入輸出的延時等。比如,對時鐘頻率的約束最簡單的理解就是,設計者需要告訴EDA工具設計中所使用的時鐘的頻率是多少;然后工具才能按照所要求的時鐘頻率去優化布局布線,使設計能夠在要求的時鐘頻率下正常工作。 Intel Quartus軟件中的時序分析工具TimeQuest Timing Analyzer使用工業標準的時序約束和分析方法,通過檢查信號的到達時間是否符合約束所要求的時間,從而決定使設計正常工作所需要滿足的時序關系。

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