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      電子發燒友網>電子資料下載>可編程邏輯>FPGA/ASIC>Xilinx FPGA輸入輸出延遲單元中動態延遲的調用教程

      Xilinx FPGA輸入輸出延遲單元中動態延遲的調用教程

      2020-12-29 | rar | 0.04 MB | 次下載 | 免費

      資料介紹

      　　DATA_IN_FROM_PINS Input 來自外部IO數據輸入引腳

      　　DATA_IN_TO_DEVICE Output CLK_OUT同步后的輸出數據

      　　DELAY_BUSY Output IODELAY校準和相位變化正在進行忙信號

      　　DELAY_CLK Input FPGA內部邏輯同步時鐘，可接CLK_OUT

      　　DELAY_DATA_CAL Input IODELAY相位校正信號

      　　DELAY_DATA_CE Input 相位增加（減少）使能信號

      　　DELAY_DATA_INC Input 相位增加（高）、減少（低）信號

      　　CLK_IN Input 外部時鐘輸入引腳

      　　CLK_OUT Output 時鐘輸出，用于FPGA內部邏輯同步信號

      　　IO_RESET Input IO模塊復位信號，高電平有效

      　　（在ISE中從Instantation template中例化會有一個CLK_RESET信號，但在實際IP核里并沒有連接該信號）

      　　對于動態相位調整，IP核要求上電時進行相位校正，通過置位DELAY_DATA_CAL信號來進行校正，要花費12~20個全局時鐘周期，隨后緊跟一個IO_RESET信號才能夠將校正值載入模塊。隨后需要周期性的進行相位校正，但不再需要進行復位處理。

      　　對于相位的調節，通過DELAY_DATA_CE與DELAY_DATA_INC進行調節，調節后等待DELAY_BUSY信號復位后可進行下一輪的調節。

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