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      電子發燒友網>電子資料下載>可編程邏輯>FPGA/ASIC>邏輯電平互連出現電流倒灌的原因及解決措施

      邏輯電平互連出現電流倒灌的原因及解決措施

      2021-01-07 | rar | 0.17 MB | 次下載 | 免費

      資料介紹

      　　在邏輯電平互連的過程中，經常會出現電流倒灌的現象。本篇從IO口的結構出發，分析電流倒灌的原因及解決措施。

      　　1、IO口結構

      　　IO口根據接口類型的不同，分為高阻、三態、推挽、開漏等，但除了功能性區別外，幾乎所有IO口都會存在如下結構所示的四個二極管。

      　　D1在大多數CMOS集成電路中起著防靜電功能，同時輔助起著輸入端限幅作用。但是在ABT、LVT、LVC和AHC/AHCT類集成電路中無此二極管。

      　　D2是半導體集成所產生的寄生二極管（存在于所有數字集成電路），其輔助功能為對線路反射的下沖信號進行限幅，提供一些放電保護功能。

      　　D3用于保護CMOS電路在放電時的干擾。在大多數雙極性器件中也存在此二極管，但為寄生二極管。在集電極開路和三態輸出的雙極性器件中無此二極管。

      　　D4在所有集成電路中均存在此二極管。它是器件的集電極或漏極的二極管。在雙極性器件中還附加了一個肖特基二極管對線路反射的下沖信號進行限幅。在CMOS電路中附加了二極管以增加防靜電功能。

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