先來回顧一下有關(guān)時序的理論知識，上圖是典型的同步時序模型及其時序圖，由發(fā)起寄存器（rega）、組合邏輯、捕獲寄存器（regb）及其中間的走線組成。

　　源時鐘clk到達(dá)rega的時鐘端口時，會有一定的延遲，從而形成clka。同理，時鐘延遲到達(dá)regb的時鐘端口，形成clkb。Tco為有效數(shù)據(jù)出現(xiàn)在發(fā)起寄存器Q端口所需時間。Tdata為數(shù)據(jù)延遲，包括組合邏輯延遲和走線延遲。Tsu表示捕獲寄存器建立時間要求。Th表示捕獲寄存器保持時間要求。其中Tco、Tsu和Th是由FPGA的芯片工藝決定的。所以，我們所謂的時序約束，實際上就是對時鐘延遲和Tdata做一定的要求或者干預(yù)，其中Tdata由組合邏輯（代碼）及布局布線決定，這也決定了系統(tǒng)最高的工作頻率。

　　時間裕量

　　時間裕量包括建立時間裕量和保持時間裕量（上圖中的setup slack和hold slack）。從字面上理解，所謂“裕量”即富余的、多出的。什么意思呢？即保持最低要求的建立時間或保持時間所多出的時間，那么“裕量”越多是不是就意味著時序約束越寬松呢？應(yīng)該是這樣的。

　　通俗的講，一個FPGA工程在綜合實現(xiàn)后，是否滿足時序約束，其實就是看所有的捕獲寄存器是否能正確穩(wěn)定捕獲到發(fā)起寄存器發(fā)出的數(shù)據(jù)。如上圖所示，也就是說到達(dá)捕獲寄存器的數(shù)據(jù)輸入端口D（regb/D）的數(shù)據(jù)要滿足建立和保持時間要求，也就是說在Tsu之前，current data valid就要準(zhǔn)備就緒，而在Th之后呢，current data valid還要多維持一段時間。換言之，在Tsu之前以及Th之后多出的這部分時間，我們就稱之為“裕量”，裕量越大，時序越寬松。裕量的大小與時鐘頻率、代碼設(shè)計以及布局布線有著緊密的聯(lián)系。一個設(shè)計的時序報告中，裕量為負(fù)數(shù)時，表示時序約束出現(xiàn)違例，雖然個別違例不代表你的工程就有致命的問題，但是這是一個風(fēng)險（時序報告是按照工藝、電壓以及溫度的上下限給出的結(jié)果）。當(dāng)違例數(shù)較多，也就意味著設(shè)計在實際環(huán)境中出現(xiàn)問題的概率也會越大。