在制程進(jìn)入深次微米世代之后，晶片（IC）設(shè)計的高復(fù)雜度及系統(tǒng)單晶片（SOC）設(shè)計方式興起。此一趨勢使得如何確保IC品質(zhì)成為今日所有設(shè)計從業(yè)人員不得不面臨之重大課題。靜態(tài)時序分析（Static Timing Analysis簡稱STA）經(jīng)由完整的分析方式判斷IC是否能夠在使用者的時序環(huán)境下正常工作，對確保IC品質(zhì)之課題，提供一個不錯的解決方案。然而，對于許多IC設(shè)計者而言，STA是個既熟悉卻又陌生的名詞。本文將力求以簡單敘述及圖例說明的方式，對STA的基礎(chǔ)概念及其在IC設(shè)計流程中的應(yīng)用做詳盡的介紹。

　　什么是STA？

　　STA的簡單定義如下：套用特定的時序模型（Timing Model），針對特定電路分析其是否違反設(shè)計者給定的時序限制（Timing Constraint）。以分析的方式區(qū)分，可分為Path-Based及Block-Based兩種。

　　先來看看Path-Based這種分析方式。如圖一所示，訊號從A點及B點輸入，經(jīng)由4個邏輯閘組成的電路到達(dá)輸出Y 點。套用的Timing Model標(biāo)示在各邏輯閘上，對于所有輸入端到輸出端都可以找到相對應(yīng)的延遲時間。而使用者給定的Timing Constraint為：

　　1. 訊號A到達(dá)電路輸入端的時間點為2（AT=2，AT為Arrival Time）。

　　2. 訊號B到達(dá)電路輸入端的時間點為5（AT=5）。

　　3. 訊號必須在時間點10之前到達(dá)輸出端Y（RT=10，RT為Required Time）。

　　現(xiàn)在我們針對P1及P2兩條路徑（Path）來做分析。P1的起始點為A，訊號到達(dá)時間點為2。經(jīng)過第1個邏輯閘之后，由于此閘有2單位的延遲時間，所以訊號到達(dá)此閘輸出的時間點為4（2+2）。依此類推，訊號經(jīng)由P1到達(dá)輸出Y的時間點為7（2+2+3）。在和上述第三項Timing Constraint比對之后，我們可以得知對P1這個路徑而言，時序（Timing）是滿足使用者要求的。

　　按照同樣的方式可以得到訊號經(jīng)由路徑B到達(dá)輸出Y的時間點為11（5+1+3+2），照樣和上述第三項Timing Constraint比對，我們可以得知對P2這個路徑而言，Timing是不滿足使用者要求的。

　　對圖一的設(shè)計而言，總共有6個訊號路徑。對于采用Path-Based分析方式的STA軟體來說，它會對這6個訊號路徑作逐一的分析，然后記錄下結(jié)果。IC設(shè)計者藉由檢視其分析報告的方式來判斷所設(shè)計的電路是否符合給定的Timing Constraint。由于最常用來做靜態(tài)時序分析驗證核可（STA Signoff）的EDA軟

　　體PrimeTime？采用Path-Based的分析方式，所以本文將以Path-Based的分析方式介紹為主。