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      電子發燒友網>電子資料下載>可編程邏輯>FPGA/ASIC>FPGA器件的仿真驗證和設計約束與時序分析及狀態機設計技巧詳細說明

      FPGA器件的仿真驗證和設計約束與時序分析及狀態機設計技巧詳細說明

      2021-01-20 | rar | 1.38 MB | 次下載 | 免費

      資料介紹

      　　仿真（ Simulation）即利用軟件方法，對所設計的系統進行功能及時序驗證的過程。它是設計項目成功與否的關鍵，設計的大部分時間均被用于仿真。通常，硬件系統的仿真分為兩種，即功能仿真和時序仿真，或稱為前仿真和后仿真。FPGA/CPLD常用的仿真軟件包括 Mentor公司的 Modelsim、Adec公司的 Active-HDL、 Cadence公司的NC-Veog和NC=WHDL、 Synopsys公司的VCS/SS及 FPGA/CPLD廠商的集成開發環境中自帶的仿真工具，如 Altera Quartus中集成的仿真軟件等

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