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通過FPGA（現場可編程門陣列）時序模型分析得出FPGA門延時的方案，綜合利用FPGA各種布局布線EDA工具，摸索出一套人工干預FPGA布局布線的方法，使FPGA門延時能夠有效地用于時序調整，調整精度可達到納秒級。該方法具有不增加任何額外器件，成本低、高效方便的特點。
在開發CCD時序過程中發現CCD的兩相電荷轉移時序與CCD電荷轉移效率密切相關，直接影響CCD最后輸出信號的品質。但另一方面從FleA（現場可編程門陣列）產生信號到焦面，其間往往要經過傳輸、放大、驅動等多個環節，不町避免地對時序產生延遲，導致信號品質下降。為了消除這些偏差，通常需要將相位進行1～10ns的調整，需要200MHz以上時鐘；但為r控制高頻干擾，一般會限制高頻信號通過，由此引入固定門對信號進行調整。本文闡述了一種使用FPGA內部門的固定延時進行時序調整的方法，該方法不需要額外的硬件支持，只需通過FPGA軟件對FPGA的綜合、布局、布線的過程加以干預就可以實現。
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