目的: 掌握基本組合邏輯電路的實現方法。???

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?? 這是一個可綜合的數據比較器，很容易看出它的功能是比較數據a與數據b，如果兩個數據相同，則給出結果1，否則給出結果0。在Verilog HDL中，描述組合邏輯時常使用assign結構。注意equal=(a==b)?1:0,這是一種在組合邏輯實現分支判斷時常使用的格式。

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模塊源代碼：

//--------------- compare.v -----------------

module compare(equal,a,b);

input a,b;

output equal;

?? assign? equal=(a==b)?1:0; //a等于b時，equal輸出為1；a不等于b時，

???????????????????????????? //equal輸出為0。

endmodule

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??? 測試模塊用于檢測模塊設計得正確與否，它給出模塊的輸入信號，觀察模塊的內部信號和輸出信號，如果發現結果與預期的有所偏差，則要對設計模塊進行修改。

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測試模塊源代碼：

`timescale 1ns/1ns????? //定義時間單位。

`include? "./compare.v" //包含模塊文件。在有的仿真調試環境中并不需要此語句。

?????????????????????? //而需要從調試環境的菜單中鍵入有關模塊文件的路徑和名稱

module? comparetest;

?? reg a,b;

?? wire equal;

?? initial????????????? //initial常用于仿真時信號的給出。

???? begin

?????? a=0;

?????? b=0;

???? #100?? a=0; b=1;

???? #100?? a=1; b=1;

???? #100?? a=1; b=0;

???? #100?? $stop;????? //系統任務，暫停仿真以便觀察仿真波形。

???? end

????

??? compare? compare1(.equal(equal),.a(a),.b(b));??? //調用模塊。

???