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      電子發燒友網>電子資料下載>模擬數字>高速CMOS鎖存比較器的設計

      高速CMOS鎖存比較器的設計

      2010-07-30 | rar | 332 | 次下載 | 5積分

      資料介紹

      本文設計了一款用于△-∑調制器的高增益高速CMOS鎖存比較器。在兩相互不交疊時鐘的控制下，采用四級前置放大器完成對輸入信號的采樣、放大，高增益提高了比較器的精度并抑制了踢回噪聲，采用正反饋的鎖存器提高了比較的速度。采用一種新穎的共模反饋電路實現了對輸出共模電平的穩定，并采用有效的措施限制了前級放大的差分輸出擺幅。設計中采用高速度、傳輸延時較小的推挽輸出，降低了整體功耗。
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