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本文檔的主要內(nèi)容詳細(xì)介紹的是有關(guān)Verilog中的一些語(yǔ)法詳細(xì)資料說(shuō)明。
位運(yùn)算符
1） ~ // 取反
2） & // 按位與
3） | // 按位或
4） ^ // 按位異或
5） ^~ // 按位同或（ 異或非）
邏輯運(yùn)算符
在Verilog HDL 語(yǔ)言中存在三種邏輯運(yùn)算符：
1） && 邏輯與
2） || 邏輯或
3） ！ 邏輯非
等式運(yùn)算符
在Verilog HDL 語(yǔ)言中存在四種等式運(yùn)算符：
1） == （ 等于）
2） ！= （ 不等于）
3） === （ 等于）
4） ！== （ 不等于）
“==” 和“！=” 又稱(chēng)為邏輯等式運(yùn)算符。其結(jié)果由兩個(gè)操作數(shù)的值決定。由于操作數(shù)中某些位可能是不定值x和高阻值z(mì)， 結(jié)果可能為不定值x。
而“===” 和“！==” 運(yùn)算符則不同， 它在對(duì)操作數(shù)進(jìn)行比較時(shí)對(duì)某些位的不定值x和高阻值z(mì)也進(jìn)行比較， 兩個(gè)操作數(shù)必需完全一致，其結(jié)果才是1，否則為0。“===” 和“！==” 運(yùn)算符常用于case表達(dá)式的判別， 所以又稱(chēng)為“case 等式運(yùn)算符” 。
位移運(yùn)算符
左移：右邊的添0
右移：左邊的添0，移除的位舍去
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