本章第一節(jié)將大體介紹一下感性意義上的UVM，這里不會講的很詳細，因為關(guān)于UVM的歷史在網(wǎng)上已經(jīng)有太多的資料第二節(jié)講述驗證平臺的組成，這里也只是介紹一個輪廓。第三節(jié)開始則會教我們一步一步搭建一個UVM驗證平臺。或許有人會說這種方式會不會是太激進了，畢竟前一節(jié)還在教大家什么是UVM，后一節(jié)就開始嘗試著一個能夠運行起來的UVM驗證平臺。我自己最開始學(xué)習(xí)UVM是從 ovm cookbook開始的，那個時候，當(dāng)我把那本書看完的時候，都沒有搞明白一個正常的 testbench應(yīng)該怎么寫法。其各章節(jié)之間各自為政，同時到最后也沒有一章完整的把所講述的東西給整合起來。這種感覺讓我在最開始學(xué)習(xí)的時候感覺相當(dāng)?shù)碾y受。基于這一點，本書采取與 ovm cookbook完全相反的策略，最開始的時候就給出一驗證平臺，之后的章節(jié)詳細講解驗證平臺的各個部分。讀者可以與 ovm cookbook對照著來看在傳統(tǒng)的程序語言的教材中，第一章要講述的肯定是 hello world程序。因為 helloworld可以讓開發(fā)讓人員第一次真真切切的感受到自己的存在，當(dāng)看到電腦按照自己的要求輸出了東西的時候，那種喜悅感與成就感是無與倫比的。采用這種貌似“激進”的方式，在本章結(jié)束的時候，讀者就可以自己搭建起個簡單的驗證平臺了，這個平臺雖小，不過五臟俱全，基于這個平臺，后面章節(jié)講述到的所有的內(nèi)容都可以實驗當(dāng)然了，在本章描述的時候，會有很多地方讓人非常不理解。先不要著急，把不會的地方默默記著，后面會一點一點的展開。本節(jié)最后一小節(jié)將會講述UVM的執(zhí)行流程。這一點對于那些好奇心極其濃的人來說，是極其必要的。但是同樣的，如果你的好奇心不是那么濃，其實這一節(jié)完全可以不用看。我知道的一個OVM的用戶，在使用OVM一兩年之后，參與了多個項目的驗證工作，但是當(dāng)問到他驗證整臺的執(zhí)行流程時，他不甚明了。不過這并不妨礙他成為一個合格的驗證人員。

　　1.1.什么是UVM是 Universal Verification Methodology的縮寫，即通用驗證方法學(xué)。它起源于OVM（ Open Verification Methdology），是由 Cadence， Mentor和 Synopsys聯(lián)合推出的新一代的驗證方法學(xué)。在2010年5月，UVM曾經(jīng)出過一個EA（ early adoption）版本，這個版本里，只是單純的把OVWM中所有的類的前綴由OVM改為了UVM其它幾乎沒有任何變動。從這里可以看出UVM與OVM的深厚淵源。UVM的第個正式版本1.0是在2011年2月發(fā)布的，而截止到本書寫作完成時（2011年12月）的最新版1.1版則是在2011年6月發(fā)布的

　　UVM主要用于驗證數(shù)字邏輯電路的正確性。何謂驗證？在數(shù)字電路的設(shè)計流程中，最開始的時候會定義需求，把需求細化成為特性列表（ feature list，之后設(shè)計人員利用 verilog或者 systemverilog把特性列表翻譯成為RTL代碼。在翻譯的過程中由于各種各樣的原因，如設(shè)計人員自身對于 feature list的理解不清，設(shè)計人員不小心遺漏了某種情況，這樣翻譯后的RTL代碼就不能完全的反映 feature list.驗證的含義就是把 feature list和RTL代碼比對，看看RTL是否能實現(xiàn) feature list的功能被測試的RTL代碼通常稱為DUT（ Design Under Test）或者DUV（ Design UnderVerification），本書統(tǒng)一使用DUT的稱謂