作者：Ian Beavers | Electronic Design 在為高性能系統選擇寬帶模數轉換器(ADC)時，需要考慮多種模擬輸入參數，比如，ADC分辨率、采樣速率、信噪比(SNR)、有效位數(ENOB)、輸入帶寬、無雜散動態范圍(SFDR)以及微分或積分非線性度等。 對于GSPS ADC，最重要的一個交流性能參數可能就是SFDR。簡單而言，該參數規定了ADC以及系統從其他噪聲或者任何其他雜散頻率中解讀載波信號的能力。為了實現GSPS ADC中所使用的轉換速率，可以采用以高采樣速率捕獲信號的多種架構。然而，使用其中一些架構時需要以犧牲全帶寬SFDR性能為代價。 為了認識轉換器SFDR對系統的影響，我們就設計工程師針對SFDR參數細節提出的一些常見問題進行了回答，同時對該參數在轉換器數據手冊中的描述方式、對ADC性能起著限制或促進作用的各種架構以及對SFDR性能形成限制的系統設計因素進行了說明。 我注意一以，數據手冊中關于SFDR的說明，有些列出了注意事項，有些沒有列出。到底什么是SFDR？能夠區分信號和噪聲是許多信號采集系統的一個關鍵方面。無論明確的電信協議、雷達掃描，還是測量儀器，弱信號的采集和解碼是區分任何系統性能的核心所在。SFDR表示可從大干擾信號分辨出的最小功率信號。它定義的是載波功率的均方根(rms)值與頻域(如快速傅里葉變換(FFT))中的下一個最大有效雜散信號的均方根值之間的動態比值。因此，根據定義，該動態范圍不得存在其他雜散頻率。 SFDR通常采用功率單位(dBc)，量化為目標載波相對于下一個最大有效頻率的功率的范圍。然而，該參數也可以滿量程信號為基準，以功率單位(dBFS)為計量單位。這是一個重要的區別，因為目標載波可能是功率相對較低的信號，而且遠遠低于至ADC的滿量程輸入。當情況確實如此時，SFDR在區分信號與其他噪聲和雜散頻率時變得至關重要。 是什么對ADC的SFDR構成限制？ 諧波頻率是基波頻率的整數倍數。對于設計良好的單芯片ADC內核，SFDR一般主要由載波頻率與目標基波頻率的第二或第三諧波之間的動態范圍構成。一些窄帶ADC數據手冊只會定義較窄的工作頻帶內的SFDR，這種情況下，第二和第三諧波一般都位于帶外。其他數據手冊可能描述較寬帶寬內SFDR，同時就實現該性能要滿足的條件做出說明。盡管第二或第三諧波一般可能是主導雜散頻率，但由于存在其他系統原因，有些雜散也可能會限制GSPS ADC的SFDR性能。例如，多個交錯ADC內核可能會把交錯偽像帶入頻域，從而產生雜散頻率。這些在量級上有可能比基波頻率的第二或第三諧波大。因此，它們會成為SFDR的主導限制因素。盡管這可能不符合直覺，但在交錯ADC數據手冊中，SFDR參數值可能會伴隨一條警告消息，稱計算時未納入交錯雜散(圖1)。 圖1.這是一款單芯片12位ADC的FFT，其中，第三諧波為SFDR的主要貢獻因素。在這種情況下，從基波(–1 dBFS)到第三諧波(–82 dBFS)的動態范圍為–81 dBc，因為動態范圍是相對于載波功率的。 窄帶SFDR要以外推至寬帶SFDR嗎？ 如果系統只需要較窄的頻帶，則可使用帶通抗混疊輸入濾波器來抑制目標頻帶以外的諧波或偽像。只要無需觀察濾波頻帶范圍內的信號，這對某些應用來說可能非常有效。但對于帶寬信號采集系統來說，這卻是不可行的。在有些數據手冊中，ADC的SFDR參數值也可能針對的是很窄的一部分帶寬，要比ADC的滿量程輸入帶寬小得多。 一般地，我們不能假定，可對針對窄頻帶的SFDR進行外推，以在較寬或滿量程奈奎斯特頻帶(即Fs/2)中獲得相同的性能。其主要原因在于，針對基波窄帶的頻率規劃的目的就是過濾掉較高諧波并將其推至目標頻帶以外。如果移除濾波器，則這些諧波和其他雜散將成為系統中寬帶SFDR的一部分(圖2和圖3)。 圖2.實際上，窄帶應用可能使用寬帶SFDR較差的ADC。利用抗混疊濾波器來抑制紅色陰影區域的頻率，就可以將會導致SFDR性能下降的任何諧波或雜散過濾到帶外。 圖3.運用相同的條件，同時假定移除ADC濾波，結果，寬帶諧波或雜散會對SFDR形成限制。 這種情況表明，將優良的窄帶SFDR外推至寬帶SFDR是不可行的。 差分輸入ADC的SFDR可能受到其他前端系統元件的影響嗎？ 多數高速ADC采用一種差分輸入結構，具有良好的共模噪聲抑制能力。然而，這需要許多采集系統在ADC輸入前端將單端信號轉換成差分信號。對于從單端到差分信號的這一轉換過程，主要選擇是無源巴倫或變壓器及有源放大器。雖然系統的這一部分有許多高性能元件可供選擇，但是，即使最好的解決方案也會存在一些較小的差分不平衡，結果會使目標信號失真，并減小通過ADC的SFDR。 ADC前端的差分輸入信號各端之間的相位失配會導致基波信號諧波功率增加。當差分信號的一端在時間上先于另一端且提前量達到相對于其周期的一定相位量時，就可能發生這種情況。其效應如圖4所示，此時，差分對的一端比另一端提前較小的周期相位量。 圖4.這種情況下，巴倫輸出與ADC差分輸入之間存在幾度的相位失配。 如果差分輸入在相位上完全匹配，這可能導致FFT中的第二諧波比其他情況下高，從而對SFDR造成影響。 差分信號采集系統前端的另一不平衡可能是幅度失配。當差分信號一端的增益不同于其補碼時，ADC輸入就會把一端視為較大信號，另一端視為較小信號。在其他情況下，這會減小基波信號的全功率，降低SFDR的dBc值。差分輸入端如果存在2-dB的幅度失配，結果會導致滿量程輸入信號功率下降1-dB。這些前端信號完整性方面的每個問題都可能使ADC的SFDR性能以及整個系統的信號解碼能力下降。 可能限制SFDR的ADC架構有哪些？ 采樣速率達到且超過1 GSPS的幾種ADC采用一種交錯方案，利用一對或幾個分立通道或內核來實現完全高速數據速率。例如，可以基于交錯方案，用一個雙通道ADC來實現完全采樣速率，其中，每個內核輪流使用采樣過程。當一個通道在采樣時，另一通道將處理前面的采樣。交錯架構也可使用3個或更多ADC內核。 采用交錯方法時，多個ADC內核可以并行工作，從而實現高于單核的采樣速率。然而，每個這些內核的輸入端之間都存在相位、失調、增益和帶寬微小差異。結果，新的交錯偽像和圖像雜散可能進入頻譜中，從而導致ADC寬帶SFDR下降。這會減小系統的動態范圍，降低其分辨弱目標信號與交錯雜散的能力。為了緩解交錯ADC看到的偽像，系統設計師可能需要仔細閱讀應用筆記，了解特殊校準模式和方法，以便對雜散做出細致的安排。只有一個處理內核的單芯片ADC架構不會出現交錯雜散。例如，作為一種寬帶轉換器，單核流水線ADC都會標榜相對較高的SFDR，一般受第二或第三諧波的限制。 交錯ADC的性能在頻域中有著怎樣的表現？ 對于由三個分立交錯內核構成的采樣架構，有兩個增益和相位圖像雜散及一個失調雜散(圖5)。可在2/3 × 奈奎斯特頻率時看到失調雜散，但在這種情況下，失調雜散并非SFDR的主要貢獻因素。SFDR限制增益和相位雜散可在(2/3 × 奈奎斯特頻率±模擬輸入頻率)時看到。 圖5.在該FFT中，在一個交錯系統板上采用了三個分立式ADC。請注意，關聯交錯雜散偽像會給SFDR帶來–8 dBc的限制，而第二諧波為–85 dBFS。 幅度上最大的雜散是系統SFDR的最大貢獻因素。如果沒有交錯雜散，SFDR將是從基波頻率到第二諧波的動態范圍。在這種具體情況下，交錯圖像雜散會導致SFDR性能下降–8-dB。 對于由四個分立交錯內核構成的采樣架構，有三個增益和相位圖像雜散及兩個失調雜散(圖6)。在奈奎斯特頻率以及? × 奈奎斯特頻率下存在失調雜散，在(奈奎斯特頻率–模擬輸入頻率)下另有一個圖像雜散，但在這種情況下，這些都不是SFDR的主要貢獻因素。主要增益和相位雜散可在(1/2 ×奈奎斯特頻率±模擬輸入頻率)時看到。 圖6.在該FFT中，在一個交錯系統板上采用了4個分立式ADC。請注意，關聯圖像雜散偽像會在? × 奈奎斯特頻率 ± Ain時影響SFDR，給SFDR帶來–13 dBc的限制，而第三諧波為–84 dBFS。 如果這些雜散的幅度大于第二或第三諧波，則會成為系統中SFDR的主要貢獻因素。如果沒有交錯雜散，SFDR將是從基波頻率到第三諧波的動態范圍。在這種具體情況下，交錯圖像雜散會導致SFDR性能下降–13-dB。 SFDR的其他限制因素 造成SFDR性能下降的另一潛在領域是系統設計，即在設計允許外部噪聲耦合到ADC的模擬輸入端或時鐘輸入端時。另外，如果系統板布局規劃不當，ADC的數字輸出端有可能耦合回輸入端。外部噪聲也可能耦合到ADC的基準電壓源、電源或接地域上。如果噪聲足夠大且具有半周期性，則會在系統的頻域中表現為無用的SFDR限制雜散，與基波頻率或ADC架構均無關系。 GSPS ADC的未來發展趨勢 具有高寬帶SFDR的GSPS ADC目前已經上市，這類器件不存在過去曾對系統性能形成限制的交錯偽像。AD9860是一款雙通道、14位、1-GSPS ADC，可在1-GHz輸入下實現78 dBc的SFDR。AD9625是一款12位、2-GSPS ADC，可在1-GHz輸入下實現80 dBc的典型寬帶SFDR。 SFDR是GSPS和ADC的一個重要而關鍵的性能指標。寬帶SFDR一般受基波信號第二或第三諧波的限制。單通道單芯片流水線ADC及其他高級架構為高性能GSPS轉換器開創了一個新的前沿。在頻域中，它們不存在ADC架構過去在GSPS空間所表現的交錯雜散。 對于要求寬帶響應的應用，查看、規劃和移除這些偽像可能面臨諸多問題。新型解決方案可以解決這些系統問題，同時還能在整個寬帶頻譜內提供最先進的SFDR性能。 作者簡介 Ian Beavers是ADI公司(美國北卡羅來納州格林斯博羅)高速模數轉換器團隊的應用工程師。他于1999年加入ADI公司，擁有超過18年的半導體行業從業經驗。他于美國北卡羅來納州立大學獲得電氣工程學士學位和格林斯博羅分校MBA學位。他是中文技術論壇高速ADC支持社區的會員。如有任何問題，請發送到ADI公司中文技術論壇在線技術支持社區的IanB。 參考文獻 1. Kester, Walt, “Understand SINAD, ENOB, SNR, THD,THD N, and SFDR so You Don’t Get Lost in the Noise Floor,” MT-003 Tutorial, les/tutorials/MT-003.pdf. 2. Looney, Mark, “Advanced Digital Post-Processing Techniques Enhance Performance in Time-Interleaved ADC Systems,” Analog Dialogue, Volume 37, Issue 8, August 2003 3. Kester, Walt, Analog-Digital Conversion, Analog Devices,2004, ISBN 0-916550-27-3, Chapter 6; also available as eData Conversion Handbook, Elsevier/Newnes, 2005, ISBN 0-7506-7841-0, Chapter 2