根據最新JESD204B標準構建的轉換器非常適合新型高速FPGA。在采用這些器件進行設計時，應考慮I/O注意事項。
　　隨著數據轉換器架構和FPGA不斷采用更高級更小型化幾何體，系統設計人員面臨著新的數據接口挑戰。更小工藝幾何體支持更高帶寬轉換器在不斷提高的分辨率及速度下運行，其可實現更高的數據吞吐量。而且，它們還可提供更高的串行/解串（串行解串器）速率，以適應在以前較大幾何體上無法實現的帶寬占用。更小的工藝幾何體也可實現將更多的數據轉換器集成在單個器件中。這些數據轉換器的接口解決方案不僅需要支持高數據速率，而且還必須與復雜FPGA器件兼容，并保證I/O數。
　　JESD204B接口是一個串行解串器鏈路規范，允許12.5Gbps的最大數據速率傳輸。使用高級工藝（例如65nm或更小）的轉換器支持該最大數據速率，還可提高電源效率。系統設計人員可充分利用該技術相對于低壓差分信號（LVDS）DDR的優點。
　　幾個開放市場FPGA可為串行收發器提供12.5Gbps乃至更高的數據速率，其中包括賽靈思Virtex-7與Kintex-7系列。盡管FPGA具備這種功能有一定時間了，但轉換器現在才能達到這種性能。該技術可允許多個轉換器的同步，比如常用的轉換器內部多個通道同步，能夠在單個FPGA器件中實現。
　　為不同應用提供不同選擇
　　對于數據轉換器的高速串行傳輸，不同的應用有不同的選擇。十多年來，數據轉換器制造商一直選擇LVDS作為主要差分信號技術。盡管有些LVDS應用可使用更高的數據速率，但目前該市場上的轉換器廠商可提供的最大LVDS數據速率仍然為0.8至1 Gbps.LVDS技術一直難以滿足轉換器的帶寬要求。LVDS受TIA/EIA 644A規范控制，這是一項LVDS核心制造商的行業標準。該規范可作為設計人員的最佳實踐指南，提高不同廠商的LVDS發送器及接收器兼容性。同樣，沒有完全遵守LVDS規范的設計人員構建的產品將不符合規范，并會因兼容性問題在市場上遇到更大的挑戰。
　　像LVDS一樣，JESD204B歸屬Jedec標準組織，其可針對不同制造商之間的互操作性提供電氣及物理需求指導。JESD204B的最大數據速率定義為12.5 Gbps，可實現比實際LVDS吞吐量高出10倍以上的優勢。該性能不僅可為數據轉換器系統降低I/O需求及封裝尺寸，而且還可通過降低靜態功耗顯著節省系統成本。
　　JESD204B規范支持AC耦合，可實現與使用不同供電級的不同技術節點的兼容。例如，28nm及更小的FPGA處理節點是典型的前沿制造工藝技術。轉換器晶體管節點由于需要自定義模擬設計，一般會落后于業界最佳FPGA幾代。相反，LVDS通常采用DC耦合策略，其會提高轉換器與更低功耗電源FPGA的連接難度。共模電壓的不匹配度越大，靜態電流消耗就越高，不會受數據速率影響。為此，JESD204B現已成為高分辨率及高速數據轉換器制造商極具誘惑力的差分信號技術。除了電氣規范以外，JESD204B還具有針對三種物理層的相關眼圖性能要求。性能指標包括定義的眼圖和總體抖動預算。光互聯網絡論壇（OIF）具有成熟的物理層（PHY）規范和眼圖標準，JESD204B接口可利用其實現相同的串行數據速率。JESD204B鏈路可使用OIF低電壓11 Gbit短距離規范（LV-OIF-11G-SR）允許的總體抖動最大值，即單位間隔（UI）的30%.圖1是12.5 Gbps下原始JESD204B眼圖及模板的示圖。模板可在水平軸及垂直軸上提供確定的裕量總數。值得注意的是，12.5Gbps眼圖符合LV-OIF-11G-SR規范，該規范建立在11.1 Gbps的速度基礎之上，比其他的12.5 Gbps數據速率下的規范要求更嚴格。
　　
　　圖1 12.5Gbps JESD204B眼圖與LV-OIF-11G-SR發送眼圖模板