現(xiàn)如今，另一個(gè)棘手的問題來自難以預(yù)料的 FPGA 或 ASIC 最佳運(yùn)行參數(shù)的變化。最終的特性結(jié)果有時(shí)會(huì)迫使設(shè)計(jì)人員在構(gòu)建了初始硬件后更改他們的設(shè)計(jì)，從而導(dǎo)致他們?cè)谝韵聝蓚€(gè)方面上很難做出決定：利用性能更低的產(chǎn)品抓住所需的市場商機(jī)，還是冒可能給予競爭對(duì)手上市時(shí)間優(yōu)勢(shì)的延誤風(fēng)險(xiǎn)。根據(jù)所選的電源架構(gòu)，這種更改可能如同以下情況那樣復(fù)雜：需要額外電壓域和新的排序，以及調(diào)整系統(tǒng)的熱作業(yè)面（operating profile），以確保在同一位置出現(xiàn)更高的總功耗時(shí)保持可靠性。

　　面向電信及數(shù)據(jù)通信市場的先進(jìn)電子系統(tǒng)大量依賴于高性能、精細(xì)線度數(shù)字 IC（FPGA、DSP 和 / 或 ASIC）快速有效地處理對(duì)時(shí)間敏感的數(shù)字?jǐn)?shù)據(jù)。對(duì)更高帶寬的需求已迫使這些數(shù)字 IC 的制造商追求領(lǐng)先的工藝技術(shù)，以便在將功耗降至最低時(shí)優(yōu)化性能。但是，這一趨勢(shì)也產(chǎn)生了前幾代工藝中所沒有的多種電源管理問題。降低內(nèi)核電壓電平提高負(fù)載電流，采用亞 100 納米工藝技術(shù)實(shí)現(xiàn)的更小芯片尺寸使這些 IC 中的電流密度急劇增加。此外，分離的電壓層與多核架構(gòu)的使用還迫使系統(tǒng)設(shè)計(jì)人員提供更多的獨(dú)特電壓層，以及在這些電壓之間提供特定的排序。外部電源管理 IC 已可提供，它們可解決這些高端系統(tǒng)所產(chǎn)生的一個(gè)或多個(gè)問題，但如何使這些 IC 與電源轉(zhuǎn)換塊無縫協(xié)作仍是一個(gè)亟待解決的問題，這經(jīng)常需要多個(gè)分立元件并進(jìn)行大量軟件開發(fā)。具有整合電源管理的負(fù)載點(diǎn)轉(zhuǎn)換器有助于系統(tǒng)設(shè)計(jì)人員開發(fā)具有分布式智能的電源系統(tǒng)架構(gòu)。這些架構(gòu)具有更高的性能，而且比傳統(tǒng)模擬電源架構(gòu)更容易設(shè)計(jì)。這種智能電源系統(tǒng)還可使系統(tǒng)設(shè)計(jì)人員在研發(fā)周期后期快速適應(yīng)系統(tǒng)要求變化，而且不會(huì)出現(xiàn)大量硬件再設(shè)計(jì)或重大的軟件開發(fā)延遲問題，從而縮短了產(chǎn)品上市時(shí)間，并可使電源系統(tǒng)架構(gòu)在具有不同電源要求的眾多產(chǎn)品間輕松地進(jìn)行再利用。