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隨著市場智能手機平臺和平板電腦對芯片性能和上市時間要求的不斷提升，后端工程師面臨的設(shè)計壓力會越來越大。傳統(tǒng)的數(shù)字實現(xiàn)流程在滿足當今 SoC 設(shè)計的功耗、頻率與面積要求方面正在達到極限。那如何在很短的時間內(nèi)迅速實現(xiàn)芯片功耗、頻率與面積的提升變的尤為重要。
本文基于 SMIC 40nm 低功耗工藝的 ARM Cortex A9 物理設(shè)計的實際情況，詳細闡述了如何使用 cadence 最新的時鐘同步優(yōu)化技術(shù)，又稱為 CCopt 技術(shù)來實現(xiàn)統(tǒng)一的時鐘樹綜合和物理優(yōu)化。根據(jù)實現(xiàn)的結(jié)果來看，CCopt 引擎很好的實現(xiàn)了目標。實現(xiàn) 8%的設(shè)計頻率提升，并實現(xiàn)了時鐘樹功率與面積降低。Cadence 最新的 CCopt 引擎對實現(xiàn)復(fù)雜芯片物理設(shè)計、縮短設(shè)計周期、提升芯片性能帶來了很大的優(yōu)勢。
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