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      電子發燒友網>電子資料下載>嵌入式開發>高性能CPU的時鐘網絡設計

      高性能CPU的時鐘網絡設計

      2017-10-30 | rar | 0.40 MB | 次下載 | 免費

      資料介紹

      　　在同步數字系統中，時鐘分配網絡的設計直接影響系統的性能。在邏輯設計階段，通常將時鐘信號作為簡單的同步控制信號加以處理，很少涉及時鐘信號的物理特性。在實際的數字系統物理設計實現中，時鐘分配網絡的設計規劃、時鐘信號的具體布局、布線方式直接影響系統的性能和可靠性，并直接決定了芯片/系統的功耗。 在數字系統中，時鐘信號具有下述特征：負載大，連線距離長，信號的翻轉率高。由于時鐘信號通常用來同步或者控制芯片/系統中的各個設計部分的具體操作，設計實現時要求時鐘信號的波形具有很高的質量，即必須干凈和陡峭，時鐘信號的翻轉時間短。此外，物理設計中對時鐘信號延遲的控制必須特別小L“

      　　，因為時鐘信號延遲誤差會直接導致數據穿透、數據失效的發生。 本文討論物理設計中時鐘分配網絡的設計技術，并以高性能 CPU的時鐘網絡的設計為例，介紹了高性能CPU的時鐘網絡設計技

      高性能CPU時鐘網絡設計

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