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      電子發(fā)燒友網(wǎng)>電子資料下載>嵌入式開發(fā)>嵌入式RISC-V亂序執(zhí)行處理器的設(shè)計方案

      嵌入式RISC-V亂序執(zhí)行處理器的設(shè)計方案

      2021-03-11 | rar | 2.38 MB | 次下載 | 免費

      資料介紹

      為滿足嵌入式設(shè)備小面積高性能的需求，設(shè)計一種基于開源RISCⅤ指令集的32位可綜合亂序處理器。處理器包括分支預(yù)測、相關(guān)性處理等關(guān)鍵技術(shù)，支持RISCⅤ基本整數(shù)運算、乘除法以及壓縮指令集。采用具有順序單發(fā)射、亂序執(zhí)行、亂序?qū)懟氐忍匦缘娜壛魉€結(jié)構(gòu)，運用哈佛體系結(jié)構(gòu)及AHB總線協(xié)議，可滿足并行訪問指令與數(shù)據(jù)的需求。在 Artix-7（XC7A35T-L1CSG324FPGA開發(fā)板上以50MHz時鐘頻率完成功能驗證，測試功耗為7.9mW。實驗結(jié)果表明，在SMIC110nm的ASIC技術(shù)節(jié)點進綜合分析，并在同等條件下與 ARM CortexM3等處理器進行對比，該系統(tǒng)面積減少64%，功耗降低0.57mW，可用手小面積低功耗的嵌入式領(lǐng)域。

      嵌入式RISC-V亂序執(zhí)行處理器的設(shè)計方案

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