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      電子發燒友網>電子資料下載>電子元器件應用>設計驗證中的隨機約束

      設計驗證中的隨機約束

      2009-12-14 | rar | 455 | 次下載 | 3積分

      資料介紹

      隨機約束在現代集成電路驗證中已得到國際IC 設計業界的普遍認可，并逐漸開
      始普及。與傳統的定向測試比較，它在驗證效率、驗證覆蓋率等方面具有諸多
      優勢。最新公布的SystemVerilog IEEE 標準中，包含了對隨機約束的支持。本
      文舉例說明了隨機約束的優點、使用方法及其與斷言和功能覆蓋率相輔相成的
      關系。目前國內已有一些設計單位開始將隨機約束應用于設計驗證中，本文的
      宗旨是介紹我們的成功經驗以推動這種新的驗證方法在國內的推廣和普及。
      關鍵字：隨機約束，SystemVerilog，功能覆蓋率
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