信號完整性（SI）問題解決得越早，設計的效率就越高，從而可避免在電路板設計完成之后才增加端接器件。SI設計規劃的工具和資源不少，本文探索信號完整性的核心議題以及解決SI問題的幾種方法，在此忽略設計過程的技術細節。

　　1、SI問題的提出

　　隨著IC輸出開關速度的提高，不管信號周期如何，幾乎所有設計都遇到了信號完整性問題。即使過去你沒有遇到SI問題，但是隨著電路工作頻率的提高，今后一定會遇到信號完整性問題。信號完整性問題主要指信號的過沖和阻尼振蕩現象，它們主要是IC驅動幅度和跳變時間的函數。也就是說，即使布線拓撲結構沒有變化，只要芯片速度變得足夠快，現有設計也將處于臨界狀態或者停止工作。我們用兩個實例來說明信號完整性設計是不可避免的。實例之一︰在通信領域，前沿的電信公司正為語音和數據交換生產高速電路板（高于500MHz），此時成本并不特別重要，因而可以盡量采用多層板。這樣的電路板可以實現充分接地并容易構成電源回路，也可以根據需要采用大量離散的端接器件，但是設計必須正確，不能處于臨界狀態。 SI和EMC專家在布線之前要進行仿真和計算，然后，電路板設計就可以遵循一系列非常嚴格的設計規則，在有疑問的地方，可以增加端接器件，從而獲得盡可能多的SI安全裕量。電路板實際工作過程中，總會出現一些問題，為此，通過采用可控阻抗端接線，可以避免出現SI問題。簡而言之，超標準設計可以解決SI問題。實例之二︰從成本上考慮，電路板通常限制在四層以內（里面兩層分別是電源層和接地層）。這極大限制了阻抗控制的作用。此外，布線層少將加劇串擾，同時信號線間距還必須最小以布放更多的印制線。另一方面，設計工程師必須采用最新和最好的 CPU、內存和視頻總線設計，這些設計就必須考慮SI問題。關于布線、拓撲結構和端接方式，工程師通常可以從CPU制造商那里獲得大量建議，然而，這些設計指南還有必要與制造過程結合起來。在很大程度上，電路板設計師的工作比電信設計師的工作要困難，因為增加阻抗控制和端接器件的空間很小。此時要充分研究并解決那些不完整的信號，同時確保產品的設計期限。下面介紹設計過程通用的SI設計準則。

　　2、設計前的準備工作

　　在設計開始之前，必須先行思考并確定設計策略，這樣才能指導諸如元器件的選擇、工藝選擇和電路板生產成本控制等工作。就SI而言，要預先進行調研以形成規劃或者設計準則，從而確保設計結果不出現明顯的SI問題、串擾或者時序問題。有些設計準則可以由IC制造商提供，然而，芯片供貨商提供的準則（或者你自己設計的準則）存在一定的局限性，按照這樣的準則可能根本設計不了滿足SI要求的電路板。如果設計規則很容易，也就不需要設計工程師了。在實際布線之前，首先要解決下列問題，在多數情況下，這些問題會影響你正在設計（或者正在考慮設計）的電路板，如果電路板的數量很大，這項工作就是有價值的。

　　不同的驅動技術適于不同的任務。信號是點對點的還是一點對多抽頭的？信號是從電路板輸出還是留在相同的電路板上？允許的時滯和噪聲裕量是多少？作為信號完整性設計的通用準則，轉換速度越慢，信號完整性越好。50MHz時鐘采用500ps上升時間是沒有理由的。一個2-3ns的擺率控制器件速度要足夠快，才能保證SI的品質，并有助于解決象輸出同步交換（SSO）和電磁兼容（EMC）等問題。在新型FPGA可編程技術或者用戶定義ASIC中，可以找到驅動技術的優越性。采用這些定制或者半定制器件，你就有很大的余地選定驅動幅度和速度。設計初期，要滿足FPGA或ASIC設計時間的要求并確定恰當的輸出選擇，如果可能的話，還要包括引腳選擇。在這個設計階段，要從IC供貨商那里獲得合適的仿真模型。為了有效的覆蓋SI仿真，你將需要一個SI仿真程序和相應的仿真模型（可能是IBIS模型）。最后，在預布線和布線階段你應該建立一系列設計指南，它們包括︰目標層阻抗、布線間距、傾向采用的器件工藝、重要節點拓撲和端接規劃。