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      電子發燒友網>電子資料下載>電子資料>基于FPGA的8段數碼管動態顯示IP核設計

      基于FPGA的8段數碼管動態顯示IP核設計

      2023-11-08 | pdf | 552.85KB | 次下載 | 免費

      資料介紹

      簡介：設計基于FPGA的8段數碼管動態顯示IP核，介紹8段數碼管內部結構及其驅動顯示方式和IP核設計方法，給出8段數碼管動態顯示IP核的Verilog HDL程序源代碼及其C語言驅動程序。此IP核可例化成1~8個共陰極（或共陽極）數碼管控制器，能方便地控制1~8個數碼管同時顯示數字和小數點位。測試結果表明，該IP核工作可靠、穩定，可直接應用于電子設計中。
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