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在絕大部分?jǐn)?shù)字系統(tǒng)設(shè)計(jì)中，時(shí)鐘是不可或缺的部分，通常采用外接有源或者無源振蕩器來提供時(shí)鐘信號(hào)。外接時(shí)鐘的優(yōu)點(diǎn)是性能穩(wěn)定，設(shè)計(jì)簡(jiǎn)便；缺點(diǎn)是會(huì)增加電路板面積，而且高頻設(shè)計(jì)時(shí)對(duì)電路板布線和加工的要求比較嚴(yán)格，可能增加系統(tǒng)成本和設(shè)計(jì)難度。基于可編程邏輯器件FPGA／CPLD的設(shè)計(jì)提供了另外一種選擇，即采用片內(nèi)的可編程資源實(shí)現(xiàn)振蕩器功能。這種設(shè)計(jì)可以將振蕩部分同時(shí)集成到FPGA／CPLD中，減少了外部資源的使用。
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