TD-SCDMA Turbo 解碼器設計 （一）
本文討論一種用于TD-SCDMA （3GPP TDD LCR） 技術的硬件Turbo 解碼器浮點模型，闡述了該模型的設計、架構和優化。這種浮點模型具有簡單，計算速度快的特點，且讀寫存儲器的效率較高。同時，相關Turbo解碼器采用了Max-log-MAP 算法和步進窗口訓練技術(SW-WT)。
1.?引言
Turbo 編碼方案最早發表在[1] [3] （1993）中。 如今Turbo編碼已經與卷積編碼一同被廣泛用于第三代（3G）個人無線通信系統中。
Turbo編碼的優勢在于：對長數據塊具有強大的前向糾錯能力。然而，相應地，Turbo碼一般也僅適用于對長數據塊造成的遲延不敏感的傳輸信道，如分組數據業務信道。
本文討論一種用于TD-SCDMA （3GPP TDD LCR） 技術的硬件Turbo 解碼器浮點模型，闡述了該模型的設計、架構和優化。這種浮點模型具有簡單，計算速度快的特點，且讀寫存儲器的效率較高。同時，該Turbo解碼器還采用了Max-log-MAP 算法和步進窗口訓練技術(SW-WT)。
當在ASIC中實現該硬件Turbo解碼器時，要求采用資源高效的定點模型。我們將在稍后的文章中討論這種定點模型的設計和優化。

2.?3GPP Turbo 編碼
3GPP Turbo編碼 [2]? 采用的是1/3 碼速率， 其編碼是由2個結構相同、約束長度為4、具有生成矩陣的系統遞歸卷積編碼器(RSC) 生成：[3]
EQ? 1

為方便起見，將兩個RSC 分別記作 RSC0 和 RSC1。
將輸入Turbo 編碼器的數據塊長度記作 。對于3GPP Turbo 編碼器， 。
將輸入編碼器的數據比特記作 ，其中，?? 表示輸入RSC0的數據比特，? 表示輸入RSC1 的數據比特。這里， 表示輸入比特的下標（索引）。

將? 輸入RSC0 ，以獲得 的奇偶校驗比特 。這樣，RSC0的編碼率是 1/2，其輸出比特包含輸入比特（即稱之為系統比特）? 和奇偶校驗比特 。
同時，原始輸入數據比特? 也被輸入Turbo編碼器內部交織器，得到交織排列的輸入數據比特? 。 之后，將 輸入RSC1，得到 的奇偶校驗比特 。為達到1/3碼率Turbo編碼， RSC1的交織后系統輸出比特 被刪除。此時Turbo編碼器的輸出比特如下：
EQ? 2

在? 個輸入比特按時鐘頻率逐位送入RSC0和 RSC1之后，編碼器將編碼格終止比特，按時鐘頻率逐位輸出，以清空編碼器，等待下一數據塊的輸入。RSC0和RSC1中的每種比特序列產生3個尾比特，因而，編碼器輸出的比特流總共包含12個尾比特，12個尾比特構成的序列如下：
EQ? 3

所以，相應地，輸出的編碼數據塊的總長度是 。需要說明的是，雖然上述編碼器本質上是在串行地工作，但由于采用了終止處理以及Turbo交織器的轉換作用，使上述編碼器的編碼過程變成塊編碼操作。

3.?Turbo解碼器
Turbo解碼器的解碼方法，正如這種解碼器名稱的來由——類似于渦輪發動機的工作原理。
在渦輪發動機中，排氣過程將更多的氣體壓入進風口。同樣地，在Turbo解碼器中，解碼被設計成迭代的過程。每一次迭代過程的輸出結果，被反饋送入解碼器，作為下一次迭代過程的輸入， 以提高對原始解碼數據塊做解碼估計的準確度。一般來說，每經過一次解碼迭代，原始數據塊的解碼估計都會進一步提高。

每一次Turbo解碼迭代由兩個解碼階段（stage）構成：stage0 和 stage1。
stage0 負責處理線性排列的比特串；stage1 負責處理經過Turbo 交織的比特串。
將stage0 負責處理的比特分別記作? 和? ，? 和? 分別是? 和? 經過衰落和噪聲污染后，在接收端收到的信號。
將stage1 負責處理的比特分別記作? 和? ，? 和? 分別是? 和? 經過衰落和噪聲污染后，在接收端收到的信號。 其中，? 是由 經過Turbo交織計算后所得的。
解碼器在stage0 和 stage1 采用的解碼算法是Max-log-MAP算法[4][5][6]。Max-log-MAP算法是次優log-MAP算法，同時也是復雜度最低的log-MAP算法。
stage0 和 stage1的輸出結果分別是：外賦對數似然比——? ， 后驗對數似然比—— 。 是在給定序列 的條件下，原始數據是? 的條件對數似然比。?? 的值可以是+1，也可以是 –1。??? 這一 函數的取值，可以作為任一解碼階段或任意次數的迭代過程的輸出。 但一般來說，使用更多的解碼階段和迭代次數，可以提高對 估計的準確性。
? 可以用于計算Turbo交織 后比特的似然性，也可以用于計算Turbo解交織 后比特的似然性，根據解碼階段而定( 參見EQ? 4)。并且，在Max-log-MAP算法中， 還被作為后驗信息 ，反饋輸入到解碼器輸入端。