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      電子發(fā)燒友網(wǎng)>電子資料下載>課件下載>VHDL程序結(jié)構(gòu)

      VHDL程序結(jié)構(gòu)

      2016-11-21 | ppt | 488KB | 次下載 | 2積分

      資料介紹

      VHDL程序?qū)嶓w--EDA資料，設(shè)計實體是VHDL語言設(shè)計的基本單元，簡單的可以是一個與門，復(fù)雜的可以是一個微處理器或一個數(shù)字系統(tǒng)，其結(jié)構(gòu)基本是一致的，都是由實體說明和結(jié)構(gòu)體兩部分組成。實體說明是對這個設(shè)計實體與外部電路進行接口的描述，它規(guī)定了設(shè)計單元的輸入輸出接口信號或引腳，是設(shè)計實體對外的一個通信界面。結(jié)構(gòu)體用于描述此設(shè)計實體的邏輯結(jié)構(gòu)和邏輯功能。?
      ?
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