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摘要: 采用新型的高速鑒頻鑒相器(TSPC) 、典型的抗抖動的電荷泵和對稱負載差分延遲單元,設計了0.18μm標準CMOS工藝、1.8V 工作電壓的鎖相環,經過系統穩定性驗證和spice 仿真,125 MHz 的最大時鐘輸出在(75 ℃) 情況下,具有±3σ= 70 ps 左右的long2term低抖動. 同時,在3 種不同工藝下施加0. 1 Vpeak2peak正弦電源噪聲時,對電路的工作情況進行了仿真,均能很好滿足電路設計的要求(對于1000 Base2T,Δt = 8 ns/ 16 = 500 ps ,根據
時鐘恢復算法的仿真,較嚴格peak2peak 抖動要求約為(2 %～3 %) ×baud = 160～240 ps) .
關鍵詞: 模擬集成電路; 鑒相器; 電荷泵; 壓控振蕩器; 瞬時抖動; 長期抖動
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