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      電子發(fā)燒友網(wǎng)>電子資料下載>電子論文>數(shù)字信號處理論文>浮點運算單元的FPGA實現(xiàn)

      浮點運算單元的FPGA實現(xiàn)

      2018-04-10 | rar | 0.25 MB | 次下載 | 免費

      資料介紹

      　　浮點加法是數(shù)字信號處理中的一種非常頻繁且非常重要的操作，在現(xiàn)代數(shù)字信號處理應用中，浮點加法運算幾乎占到全部浮點操作的一半以上。浮點乘法器是高性能DSP（數(shù)字信號處理器）的重要部件，是實時處理的核心，其速度直接影響DSP的速度，因此國內(nèi)外學者對提高浮點乘加單元的性能進行了大量的研究。浮點運算單元的設計主要是在速度和所占用資源之間進行權衡。

      　　本文以實時信號處理為應用背景，首先介紹了單精度浮點格式，然后從速度和占用資源這兩個角度出發(fā)，詳細介紹了浮點乘法單元和浮點加法單元的流水線結構。經(jīng)過仿真驗證，在V irte x-4系列FPGA（現(xiàn)場可編程門陣列）上，浮點加法器的最高運行速率達到405 MHz，而浮點乘法器的最高運行速率達到429 MHz。

      浮點運算單元的FPGA實現(xiàn)

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