資料介紹
針對商業(yè)加密引擎中硬件資源和電路性能平衡問題,提出一種基于AES的低成本可重構(gòu)的高速加密引擎的設(shè)計方案。該方案在AES加密算法的基礎(chǔ)上,根據(jù)FPGA內(nèi)在的結(jié)構(gòu)特點(diǎn),利用VHDL語言對其加密模塊進(jìn)行描述,改善4級流水線結(jié)構(gòu),結(jié)合密碼庫的擴(kuò)展設(shè)計,使系統(tǒng)達(dá)到實時重構(gòu)安全策略的目的。通過對高速加密引擎的加密模塊的實驗仿真結(jié)果分析和總體性能評估,證明了該加密引擎不僅具有良好的安全性能,而且在速度和資源性能比方面有優(yōu)勢。
關(guān)鍵詞:可重構(gòu);VHDL語言;加密引擎
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