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提出一種新的WEP 協議中RC4 算法硬件設計方法，算法的KSA 和PRGA 兩個步驟共用同一硬件電路，每生成1 個KSA 狀態和每產生1 字節PRGA 數據流都只需要3 個時鐘周期。該方法具有設計簡單、密匙長度動態可選、在加密/解密相同長度數據下所需的執行時間較少的優點，功能仿真結果表明了設計的正確性。
關鍵字：WEP 協議 RC4 算法 VHDL MAX+plusⅡ
Abstract:A new hardware design of RC4 algorithm in WEP is developed. In the scheme, the time to generate a KSA stage and the time to generate one byte PRGA data stream both need only three clock period. The scheme shows superior characteristics for its simple design and variable length key input, and it has fewer executing time when encrypting or decrypting equal length data. At last, result of functional simulation is given.
Keywords: WEP protocol RC4 algorithm VHDL MAX+plusⅡ
關鍵字：WEP 協議 RC4 算法 VHDL MAX+plusⅡ
Abstract:A new hardware design of RC4 algorithm in WEP is developed. In the scheme, the time to generate a KSA stage and the time to generate one byte PRGA data stream both need only three clock period. The scheme shows superior characteristics for its simple design and variable length key input, and it has fewer executing time when encrypting or decrypting equal length data. At last, result of functional simulation is given.
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