CN0302 2.4 MHz有源濾波器PCB修改 使用AD8065而非OP184，為實現2.4 MHz有源濾波器而需要對標準EV-ADF4159EB1Z 所做的修改如下所示： 以AD8065ARZ代替U4(8引腳SOIC) 以220Ω、1%、0603代替R1 以3 kΩ、1%、0603代替R2 以120Ω、1%、0603代替R3 以12 pF、10%、0603代替C1 以82 pF、10%、0603代替C2 以2.7 pF、5%、0603代替C3 保持C4、180 pF不變 設備要求 針對AD8065運算放大器和2.4 MHz LBW濾波器元件修改的EV-ADF4159EB1Z評估板 ADF4159評估軟件 運行Windows?的PC，帶USB端口 +15 V 電源 +5.5 V 電源 頻譜分析儀：R&S:FSUP26、FSQ26、FSW26、Agilent E5052B或同等設備。 測試設置功能框圖 測試設置的功能框圖如圖7所示，該設置的照片如圖8所示。有關運行測試和設置軟件的詳情，請參見用戶指南UG-383。 ? 圖7. 測試設置功能框圖 ? 圖8. EV-ADF4159EB1Z板和測試設置的照片(顯示外部連接) ? 在PLL和VCO頻率合成系統中，獲得低于5μs的頻率和相位建立時間需極寬的環路帶寬。環路帶寬(LBW)定義控制環路的速度。更寬的LBW允許更快的建立時間，但會犧牲相位噪聲和雜散信號的衰減能力。 圖1所示電路將ADF4159鎖定至12 GHz VCO (MACOM MAOC-009269)的RFOUT/2 信號(~6 GHz)。 然而，具有 RFOUT/2 信號且 最高為24 GHz的VCO可配合ADF4159使用，因為它支持的最高RF輸入為13 GHz。 ADF4159小數N分頻頻率合成器 在小數N分頻架構PLL中，來自∑-△型調制器(SDM)的噪聲在PFD頻率(fPFD)的一半處達到峰值。例如，如果小數N分頻PLL的PFD頻率為32 MHz，則未經濾波的SDM噪聲在16 MHz處達到峰值。SDM噪聲使環路不穩定，導致PLL無法鎖定。 圖2顯示此條件下的仿真相位噪聲曲線。 圖2. 12 GHz輸出時的相位噪聲曲線 (fPFD = 32 MHz , LBW = 2.4 MHz) ? ADF4159的最大PFD頻率為110 MHz。這表示未經濾波的SDM噪聲將在55 MHz處達到峰值。圖3顯示PFD頻率為110 MHz時的相位噪聲曲線。SDM噪聲出現在距離載波較大的偏移處，因此采用環路濾波器可將其濾除。 圖3. 12 GHz輸出時的相位噪聲曲線(fPFD = 110 MHz，LBW = 2.4 MHz) ? ADF4159較高的最大PFD頻率同樣很重要，因為建議將LBW保持在1/10 PFD頻率以下，以保證穩定性。 ADF4159的最大RF輸入頻率為13 GHz。在該電路配置中，ADF4159實際上由VCO RFOUT/2 信號驅動。這表示當VCO主要輸出12 GHz時，ADF4159實際上鎖定在6 GHz。 該配置意味著可以使用24 GHz VCO，從而12 GHz的RFOUT/2 信號反饋回ADF4159。評估板的尺寸可支持各種32引腳5 mm ×5 mm LFCSP VCO。 ADF4159內部電荷泵的電源電壓為3.3 V。然而，很多寬帶VCO要求具有最高18 V的調諧電壓。為了滿足這一要求，需要使用有源環路濾波器。有源濾波器將ADF4159的輸出調諧范圍與運算放大器的增益相乘。更多詳情，請參見本電路筆記的AD8065部分。 ADF4159支持可編程電荷泵電流特性。該特性允許用戶輕松修改環路濾波器的動態特性而無需改變物理元器件。在本電路的2.5 mA電荷泵電流下，LBW設計為2.4 MHz?？梢越档碗姾杀秒娏?，從而可在不對環路濾波器元件做出物理改變的情況下降低LBW。 該電路的ADIsimPLL仿真請參見CN0302設計支持包(http://www.analog.com/CN0302-DesignSupport)。 使用AD8065的有源濾波器 AD8065運算放大器電源電壓范圍為24 V，增益帶寬積(GBP)約為145 MHz，并具有低噪聲(7 nV/√Hz)特性。 該特性使其成為有源濾波器的理想選擇。 對于大多數PLL應用而言，建議相位裕量采用45°至55°，以保持穩定的環路，并在最大程度上縮短建立時間。 在有源環路濾波器中(比如環路濾波器中存在運算放大器)，則在運算放大器的單位增益頻率(或增益帶寬積)處會產生額外的極點。這一額外極點會引入更多相位滯后，因此在不同極點頻率下可能會出現環路不穩定現象。 表1. 相位滯后作為GBP的函數： LBW比 GBP/LBW 比 ?額外相位遲滯(°) ?5(e.g.GBW=1 MHz,LBW=200 kHz) ?11.3 ?10 ?5.7 ?20 ?2.9 GBP與LBW之比越高，相位遲滯越低。例如，表1顯示若GBP/LBW的比值為10將使相位裕量下降5.7°。若GBP/LBW比值過低，則相位裕量同樣會變得很低，使環路不穩定。 本電路采用2.4 MHz LBW，因此AD8065 145 MHz GBP的相位遲滯幾乎可以忽略不計(GBP/LBW = 60)。 與OP184有源濾波器進行比較 OP184是一款有源濾波器PLL應用中常用的運算放大器。然而，OP184不適合用于極寬LBW的應用，因為其GBP為4 MHz。對相位裕量進行優化后，OP184便可用于寬LBW應用，但OP184終將限制最大LBW。 有源濾波器中的運算放大器配置為反相模式，因此ADF4159采用鑒相器的負極性編程。反相配置比較容易實現，因為運算放大器正輸入能以固定電壓偏置，不隨運算放大器輸出改變而變化，而在同相配置中運算放大器輸出會改變。 AD8065 還可用作緩沖器，降低VCO的輸入電容。對于2.4 MHzLBW無源濾波器，VCO輸入端與濾波器最后一個電容的組合電容值必須為1.5 pF左右。但是，VCO單獨測得的輸入電容為52 pF。 對于環路濾波器電容，建議采用C0G/NP0陶瓷電容(比標準電容具有更快的放電時間)，以最大程度縮短相位建立時間。 該電路要求具有出色的布局、接地和去耦技術，如教程MT-031 和 MT-101所述。 可在CN-0302設計支持包(www.analog.com/CN0302-DesignSupport )中找到完整的原理圖、布局文件和物料清單。 測試結果 電路的測量相位噪聲如圖4所示。200 MHz跳頻的頻率和相位建立時間分別如圖5和圖6所示。 圖4. 12.002 GHz時的相位噪聲(LBW = 2.4 MHz) ? 圖5. 200 MHz跳頻建立時間(12.2 GHz至12.0 GHz) ? 圖6. 200 MHz相位建立時間(12.2 GHz至12.0 GHz) ? CN0302 RF至13 GHz超快速建立PLL 圖1所示PLL電路采用13 GHz小數N分頻頻率合成器、寬帶有源環路濾波器和VCO，5°以內的200 MHz跳頻相位建立時間短于5μs。 采用帶寬為2.4 MHz的有源環路濾波器獲得該性能。 由于ADF4159 鑒頻鑒相器(PFD)最大頻率為110 MHz，并且AD8065運算放大器具有145 MHz的高增益帶寬積，因此可獲得該寬帶寬環路濾波器性能。 有源濾波器中使用的AD8065運算放大器能夠采用24 V電源電壓工作，允許控制調諧電壓為0 V至18 V的大多數寬帶VCO。 圖1. ADF4159、有源環路濾波器AD8065以及11.4 GHz至12.8 GHz VCO的功能框圖(原理示意圖： 未顯示所有連接和去耦) ? CN0302 CN0302 | circuit note and reference circuit info RF至13 GHz超快速建立PLL | Analog Devices 圖1所示PLL電路采用13 GHz小數N分頻頻率合成器、寬帶 有源環路濾波器和VCO，5°以內的200 MHz跳頻相位建立時 間短于5μs。

采用帶寬為2.4 MHz的有源環路濾波器獲得該性能。 由于adi