CN0375 本電路筆記所述的DAC和調(diào)制器接口可以用在任何設(shè)置為20 mA滿量程電流的TxDAC數(shù)模轉(zhuǎn)換器與需要0.5 V基帶直流偏置電平的I/Q調(diào)制器之間。 TxDAC示例有：AD9779A, AD9788, AD9125, AD9144, 和 AD9148。I/Q調(diào)制器有： ADL5370/ ADL5371/ ADL5372/ ADL5373/ ADL5374/ ADL5385/ ADL5386， 以及集成PLL/VCO的ADRF6701/ ADRF6702/ ADRF6703/ ADRF6704 系列。 針對較高功率下的工作，推薦ADL5324 ? W驅(qū)動器放大器。ADL5320 和ADL5324 必須調(diào)諧至各自的工作頻率范圍內(nèi)。 這兩款器件的數(shù)據(jù)手冊都包含一些表格，其中提供了針對常用工作頻率進(jìn)行元件調(diào)諧的推薦值。 設(shè)備要求 需要以下設(shè)備。 可以用同等設(shè)備代替。 AD9142A 評估板(AD9142-M5375-EBZ)，加入SMA連接器以便直接連接TxDAC電流輸出 ADRF6720 評估板(ADRF6720-EVALZ) ADI公司數(shù)字模式發(fā)生器(DPG) 用作時鐘的信號發(fā)生器(R&S SMIQ 03B) 用作ADRF6720基準(zhǔn)輸入的信號發(fā)生器(R&S SMIQ 03B) 頻譜分析儀(Agilent E4440A) 電源（Agilent E3631A，需要兩個） 設(shè)置與測試 按照圖18所示連接設(shè)置和測量系統(tǒng)。 將電源設(shè)為5 V，用于AD9142A評估板。 將電源設(shè)為3.3 V，用于ADRF6720評估板。 將電源設(shè)為5 V，用于ADRF6720評估板上的ADL5320。 將用作時鐘的信號發(fā)生器設(shè)為1.5 GHz (5 dBm)，將用作ADRF6720基準(zhǔn)輸入的信號發(fā)生器設(shè)為153.6 MHz (4 dBm)。 接通電源和信號發(fā)生器。 將頻譜分析儀設(shè)為2140 MHz。 按照圖19所示，通過USB并使用AD9142A SPI控制軟件設(shè)置AD9142A，然后運(yùn)行。 請參考AD9142A評估板快速入門指南。 按照圖20所示設(shè)置DPG，然后運(yùn)行。 請參考AD9142A評估板快速入門指南。 按照圖21所示設(shè)置ADRF6720，然后運(yùn)行。 請參考ADRF6720-EVALZ User Guide ( UG-689)。 圖18. 測試設(shè)置 圖19. AD9142A SPI控制用戶界面設(shè)置 圖20. 使用DPG下載器軟件設(shè)置DPG 圖21. 使用ADRF6720控制軟件設(shè)置ADRF6720 圖1和圖2中的RF發(fā)射器采用AD9142A TxDAC、集成ADRF6720 鎖相環(huán)(PLL)/壓控振蕩器(VCO)的寬帶I/Q調(diào)制器以及 ADL5320 ? W驅(qū)動器放大器。 DAC至調(diào)制器接口電路中的信號偏置和調(diào)整分別由四個以地為基準(zhǔn)的電阻（RBI+、RBI?、RBQ+、RBQ?）和兩個分流電阻（RLI、RLQ）控制。ADL5320驅(qū)動器放大器的輸入和輸出匹配由輸入和輸出端的分流電容實現(xiàn)。所需的匹配元件和位置參見ADL5320數(shù)據(jù)手冊。 圖1. 集成DAC和驅(qū)動器放大器的I/Q調(diào)制器簡化電路圖（未顯示所有連接和去耦） 圖2. 修改AD9142A評估板和ADRF6720評估板以便實現(xiàn)該電路 AD9142A滿量程輸出電流標(biāo)稱值和默認(rèn)值均為20 mA。采用四個以地為基準(zhǔn)的50 Ω電阻時(RBI+ = RBI? = RBQ+ = RBQ?)，該電流產(chǎn)生500 mV直流偏置電平，并在每個DAC輸出對上產(chǎn)生2 V p-p差分滿量程輸出電壓擺幅。 2 V p-p電壓擺幅可通過RL分流電阻(RL = RLI = RLQ)進(jìn)行調(diào)節(jié)，該電阻與ADRF6720調(diào)制器的500 Ω I/Q輸入阻抗并聯(lián)。 500 mV直流偏置電平不受此調(diào)節(jié)的影響。 例如，若負(fù)載有效值為100 Ω差分，則每個單端輸出將在250 mV至750 mV范圍內(nèi)擺動，但依然可以保持500 mV平均值 。 圖3顯示了所產(chǎn)生的p-p差分?jǐn)[幅與RL限擺電阻和500 Ω并聯(lián)差分輸入阻抗的函數(shù)關(guān)系。 圖3. 使用50 ?偏置設(shè)置電阻時，有效交流限幅電阻與峰峰值電壓擺幅之間的關(guān)系 I/Q濾波 DAC與調(diào)制器之間有必要放置一個抗混疊濾波器，以濾除奈奎斯特鏡像、共模噪聲和寬帶DAC噪聲。 應(yīng)將該濾波器放置在直流偏置設(shè)置電阻與交流限幅電阻之間， 直流偏置設(shè)置電阻設(shè)置濾波器源阻抗，交流限擺電阻與ADRF6720 500 Ω輸入阻抗的并聯(lián)組合設(shè)置濾波器負(fù)載阻抗。 圖4. 推薦的DAC調(diào)制器接口拓?fù)洌╢C = 300 MHz，五階巴特沃茲濾波器） System Level Simulation 圖5顯示了2140 MHz條件下I/Q調(diào)制器與驅(qū)動器放大器的仿真級聯(lián)性能。AD9142A、ADRF6720和ADL5320的動態(tài)范圍和增益匹配良好。 圖5顯示了39.4 dBm復(fù)合輸出三階交調(diào)截點(OIP3)以及?76 dBc左右的鄰道泄露比(ACLR)性能。此仿真利用 ADIsimRF Design Tool來完成。 ADRF6720的線性度可通過MOD_RSEL（寄存器0x31，位[12:6]）和MOD_CSEL（寄存器0x31，位[5:0]）設(shè)置進(jìn)行優(yōu)化。 這些設(shè)置控制基帶輸入級的反相失真量，可校正失真。 圖6到圖11顯示調(diào)節(jié)ADRF6720的MOD_RSEL寄存器和MOD_CSEL寄存器后，測得的輸出二階交調(diào)截點(OIP2)和OIP3曲線（在零中頻、100 MHz和200 MHz復(fù)數(shù)中頻優(yōu)化）。 圖6、圖7和圖8顯示MOD_RSEL軸上每32步的優(yōu)化OIP3性能；OIP3性能在零中頻處與MOD_CSEL沒有明顯的函數(shù)關(guān)系。 但是，在較高中頻頻率下，MOD_CSEL的靈敏度更高。 通過優(yōu)化MOD_RSEL和MOD_CSEL，OIP3在零中頻約為42 dBm，在100 MHz中頻約為45 dBm，在200 MHz中頻約為48 dBm。 RSEL和CSEL調(diào)節(jié)不會對OIP2性能產(chǎn)生大幅影響；但是，在高中頻頻率處會有一些性能下降。 圖5. ADIsimRF設(shè)計工具屏幕截圖，顯示AD9142A、ADRF6720和ADL5320的級聯(lián)性能 圖6. OIP3與MOD_CSEL和MOD_RSEL的關(guān)系（fRF = 2140 MHz，零中頻，ADL5320輸出功率為11 dBm） 圖7. OIP3與MOD_CSEL和MOD_RSEL的關(guān)系（fRF = 2140 MHz，100 MHz中頻，2340 MHz LO，ADL5320輸出功率為11 dBm） 圖8. OIP3與MOD_CSEL和MOD_RSEL的關(guān)系（fRF = 2140 MHz，200 MHz中頻，2340 MHz LO，ADL5320輸出功率為11 dBm） 圖9. OIP2與MOD_CSEL和MOD_RSEL的關(guān)系（fRF = 2140 MHz，零中頻，ADL5320輸出功率為11 dBm） 圖10. OIP2與MOD_CSEL和MOD_RSEL的關(guān)系（fRF = 2140 MHz，100 MHz中頻，2340 MHz LO，ADL5320輸出功率為11 dBm） 圖11. OIP2與MOD_CSEL和MOD_RSEL的關(guān)系（fRF = 2140 MHz，200 MHz中頻，2340 MHz LO，ADL5320輸出功率為11 dBm） 選擇輸出功率水平 雖然該電路的輸出功率電平可高達(dá)12 dBm，但在此電平下工作是不實際的，尤其是調(diào)制載波具有較高的峰均比時尤為如此。 為了獲得可以接受的失真水平，需要進(jìn)行大幅倒退。 鄰道功率比(ACPR)已成為評估系統(tǒng)級失真的主流指標(biāo)。 圖12和圖13顯示ADL5320輸出端測得的ACPR與輸出功率的關(guān)系；它們分別為采用單載波WCDMA（測試模型1-64）和LTE（測試模型1_1 64QAM）時的三個中頻情況。 系統(tǒng)在?2 dBm至+6 dBm輸出功率范圍內(nèi)可實現(xiàn)約?75 dB至?80 dB的ACPR。 在采用LTE信號的情況下，ACPR定義為載波（帶寬為4.515 MHz）中的功率與鄰道（通道間隔為5 MHz）中的功率之比，同樣也是在4.515 MHz帶寬條件下測量。 圖12. ADL5320放大器輸出端ACLR與輸出功率的關(guān)系（零中頻，在2140 MHz優(yōu)化ADRF6720上的RSEL和CSEL，1C WCDMA TM1-64） 圖13. ADL5320放大器輸出端ACLR與輸出功率的關(guān)系（優(yōu)化ADRF6720上的RSEL和CSEL OIP3，1C LTE TM1_1 64QAM） OIP2和OIP3可通過調(diào)節(jié)上文中提到的MOD_RSEL和MOD_CSEL而得到改進(jìn)；相應(yīng)的，ACPR的改進(jìn)見圖13和圖14。 在較高的輸出功率電平下，這種改進(jìn)更為明顯。 圖14. ADL5320放大器輸出端ACLR與輸出功率的關(guān)系（零中頻，在2140 MHz優(yōu)化與未優(yōu)化ADRF6720上的RSEL和CSEL，1C WCDMA TM1-64） 圖15. ADL5320放大器輸出端ACLR與輸出功率的關(guān)系（零中頻，在2140 MHz優(yōu)化與未優(yōu)化ADRF6720上的RSEL和CSEL，1C LTE TM1_1 64QAM） 單個WCDMA和LTE在2140 MHz的頻譜曲線分別如圖16和圖17所示。 圖16. ADL5320放大器輸出端的鄰道功率性能（零中頻，在2140 MHz優(yōu)化ADRF6720上的RSEL和CSEL，1C WCDMA TM1-64） 圖17. ADL5320放大器輸出端的鄰道功率性能（零中頻，在2140 MHz優(yōu)化ADRF6720上的RSEL和CSEL，1C LTE TM1_1 64QAM） PCB布局建議 應(yīng)特別注意DAC/調(diào)制器/放大器接口的布局布線。 PCB布局布線建議如下： 使所有I/Q差分走線長度保持良好的匹配。 濾波器端接電阻盡可能靠近調(diào)制器輸入端放置。 DAC輸出50 Ω電阻盡可能靠近DAC放置。 加寬經(jīng)過濾波器網(wǎng)絡(luò)的走線以降低信號損耗。 在所有DAC輸出走線、濾波器網(wǎng)絡(luò)、調(diào)制器輸出走線、LO輸入走線、放大器輸入走線和放大器輸出走線周圍設(shè)置過孔。 將LO和調(diào)制器輸出走線布設(shè)在不同的層上或彼此成90°角，防止耦合。 CN0375 用于3G、4G和LTE通信系統(tǒng)的寬帶低失真發(fā)射器 圖1中的電路是一個寬帶低失真RF發(fā)射器，集成雙通道高速TxDAC+數(shù)模轉(zhuǎn)換器(DAC)、寬帶I/Q調(diào)制器和輸出驅(qū)動器放大器。 器件匹配良好，且DAC與調(diào)制器、調(diào)制器與驅(qū)動器放大器之間直接接口，可為包括3G、4G和LTE在內(nèi)的很多RF通信應(yīng)用提供緊湊型解決方案。 CN0375 CN0375 | Broadband Low Distortion Transmitter for 3G, 4G, and LTE Communication System | Analog Devices

• 用于3G、4G、LTE的寬帶發(fā)射器
• 可在DAC和調(diào)制器之間輕松實現(xiàn)接口
• 低失真

(analog)