易靈思動態

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  易靈思鈦金系列加密方案-V1

  硬件設計要求? 在之前的版本中，加密是通過VCC_AUX來供電的。在新的版本中已經通過單獨的VQPS管腳來供電來實現。

  2024-10-30 標簽： fpga 加密方案 易靈思 674 0

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  易靈思Efinity入門使用-v8

  Step1:點擊設置 Step2:在Top level project path中輸入路徑 Step3:點擊

  2024-10-23 標簽： fpga 易靈思 729 0

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  易靈思下載器驅動安裝-v2

  該下載器把SPI與JTAG管腳進行了分開處理。鑒于JTAG使用較多，SPI使用較少，所以把JTAG放在插座上側。

  2024-10-16 標簽： fpga 易靈思 934 0

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  邏輯布線鎖定 用FPGA實現TDC時的邏輯鎖定和布線鎖定

  在激光雷達中，使用FPGA實現TDC時需要手動約束進位鏈的位置。這里簡單記錄下。 Efinity從2022.1開始

  2024-10-15 標簽： fpga 布線 TDC 1488 0

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  LVDS的GCLK接收方案-v1

  在易靈思的器件上接收LVDS一般采用PLL接收，通過PLL產生兩個時鐘，一個是fast_clk，一個是slow_clk,

  2024-08-13 標簽： fpga lvds 易靈思 431 0

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  LVDS的GCLK接收方案

  在易靈思的器件上接收LVDS一般采用PLL接收，通過PLL產生兩個時鐘，一個是fast_clk，一個是slow_clk,

  2024-08-12 標簽： lvds 易靈思 1281 0

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  易靈思Trion FPGA PS配置模式--update(6)

  準備工作 PS模式首先要把Bitstream Generation中的 （1）JTAG模式選擇為Passive （2）根

  2024-07-23 標簽： fpga 易靈思 556 0

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  易靈思的時鐘網絡問題

  在T20中有16個全局時鐘網絡GCLK。在芯片的左右兩側各8個。全局時鐘管腳或者PLL的輸出時鐘通過左右兩個CLKMUX

  2024-06-20 標簽： 時鐘網絡 易靈思 1555 0

• FPGA產業發展的三大特色和趨勢，國產FPGA廠商有怎樣的機遇和挑戰

  電子發燒友網報道（文/吳子鵬）統計數據顯示，2022年全球FPGA市場規模為79.4億美元，2023年成長為93.6億美

  2024-05-31 標簽： fpga 安路科技 易靈思 3761 0

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  InterfaceDesinger 使用案例

  時鐘輸出 易靈思所有的GPIO都可以用作時鐘輸出。這里我們提供兩種時鐘輸出方式。 方法一：把時鐘設置為clkout模式。

  2024-05-20 標簽： GPIO 易靈思 732 0

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