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標(biāo)簽 > 易靈思
易靈思是一家國(guó)產(chǎn)FPGA公司，采用邏輯和路由可以互換的XLR結(jié)構(gòu)，革命性地發(fā)明了突破性的Quantum架構(gòu)，PPA優(yōu)勢(shì)是傳統(tǒng)世界領(lǐng)先FPGA公司的4倍。近期，易靈思推出了鈦金系列FPGA產(chǎn)品，該產(chǎn)品更再度將PPA提升8倍，非常適合應(yīng)用于邊緣計(jì)算、ADAS 和 AIoT。
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易靈思JTAG寫入Flash工程的創(chuàng)建過程和燒寫操作
易靈思在通過JTAG寫入Flash時(shí)，需要手動(dòng)創(chuàng)建一個(gè)打通JTAG到Flash的bridge,這里我們來介紹下工程創(chuàng)建過程和燒寫操作。
最近在幫助客戶分析MIPI的問題，所以有此總結(jié)。第一次使用MIPI的人可能不知道怎么在易靈思平臺(tái)上下手，今天我們來分享下MIPI的調(diào)試過程。
數(shù)據(jù)發(fā)送完成后，繼續(xù)發(fā)送CCK時(shí)鐘100周期,或者一邊發(fā)送一邊檢測(cè)CDONE，直到CDONE為高。實(shí)際上也確實(shí)有客戶因?yàn)闆]有拉時(shí)鐘而啟動(dòng)不了的情況。
說明：該下載器把SPI與JTAG管腳進(jìn)行了分開處理。 鑒于JTAG使用較多，SPI使用較少，所以把JTAG放在插座上側(cè)。
易靈思（Elitestek）FPGA編程器功能特點(diǎn)及驅(qū)動(dòng)安裝方法
1 產(chǎn)品簡(jiǎn)介 EFINIX FPGA JTAG下載器是針對(duì)易靈思FPGA的編程、調(diào)試線纜，能夠兼容易靈思開發(fā)軟件Efinity Programmer和E...
鑒于目前很多客戶有國(guó)產(chǎn)化的需求，最近我們安排了一次對(duì)GD falsh的測(cè)試。
國(guó)產(chǎn)FPGA應(yīng)用專題--易靈思Efinity軟件使用心得
做為FPGA的集成開發(fā)環(huán)境，不同的廠家其實(shí)大同小異。很多國(guó)產(chǎn)廠家，如安路，高云，會(huì)在軟件上貼近Xilinx和Intel，以節(jié)省客戶的軟件使用成本。而國(guó)產(chǎn)...
2024-04-23 標(biāo)簽：FPGA國(guó)產(chǎn)FPGA易靈思 2025 0
最近陸續(xù)有客戶在評(píng)估易靈思的Ti180。Ti180的MIPI 2.5G是硬核。今天做一個(gè)簡(jiǎn)單的移植來試驗(yàn)下MIPI DSI 驅(qū)屏。
易靈思Trion FPGA的配置模塊主要由CBUS[2:0]、SS_N和TEST_N幾個(gè)信號(hào)控制。FPGA進(jìn)入用戶模式前不要對(duì)這幾個(gè)信號(hào)進(jìn)行翻轉(zhuǎn)。
易靈思RAM在使用時(shí)可以會(huì)遇到一些問題，這里把常用的問題總結(jié)下。
易靈思內(nèi)部重配置實(shí)現(xiàn)遠(yuǎn)程更新
除通過外部多功能IO來選擇之外，易靈思通過內(nèi)部重配置實(shí)現(xiàn)遠(yuǎn)程更新操作也非常簡(jiǎn)單。
在T20中有16個(gè)全局時(shí)鐘網(wǎng)絡(luò)GCLK。在芯片的左右兩側(cè)各8個(gè)。全局時(shí)鐘管腳或者PLL的輸出時(shí)鐘通過左右兩個(gè)CLKMUX上全局網(wǎng)絡(luò)。左側(cè)的PLL（包括P...
2024-06-20 標(biāo)簽：時(shí)鐘網(wǎng)絡(luò)易靈思 1547 0
首先片上RAM啟動(dòng)要在IP上關(guān)閉外部存儲(chǔ)，如下圖，Include the external memory AXI interface。
2023-02-14 標(biāo)簽：RAMsocFlash存儲(chǔ) 1512 0
邏輯布線鎖定 用FPGA實(shí)現(xiàn)TDC時(shí)的邏輯鎖定和布線鎖定
在激光雷達(dá)中，使用FPGA實(shí)現(xiàn)TDC時(shí)需要手動(dòng)約束進(jìn)位鏈的位置。這里簡(jiǎn)單記錄下。 Efinity從2022.1開始支持邏輯鎖定，從2022.2開始...
Efinity版本：2023.1及以前版本。 易靈思器通過jtag bridge燒寫flash時(shí)需要自己生成一個(gè)jtage birdge文件。jtage...
在易靈思的器件上接收LVDS一般采用PLL接收，通過PLL產(chǎn)生兩個(gè)時(shí)鐘，一個(gè)是fast_clk，一個(gè)是slow_clk,分別用于處理串行數(shù)據(jù)和并行數(shù)據(jù)。...
生成相應(yīng)的下載文件。注意修改Bitstream生成模式時(shí)，不需要進(jìn)行工程的全編譯，只需運(yùn)行最后一步數(shù)據(jù)流生成即可。
其中Ti60F100的核心板與MIPI 子卡之間通過QSE座連接，這也是易靈思所有demo板都使用的接口方案。MIPI子卡通過FPC 30pin座子連接...
易靈思RAM在使用時(shí)可以會(huì)遇到一些問題，這里把常用的問題總結(jié)下。 1、ram初始化文件路徑是工程路徑 在對(duì)ram進(jìn)行初始化時(shí)需要指定文件路徑，這里要注意...
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