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      標(biāo)簽　>　quartus

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      quartus百科

      　　Quartus II design 是最高級和復(fù)雜的，用于system-on-a-programmable-chip （SOPC）的設(shè)計環(huán)境。 Quartus II design 提供完善的 timing closure 和 LogicLock? 基于塊的設(shè)計流程。Quartus II design是唯一一個包括以timing closure 和 基于塊的設(shè)計流為基本特征的programmable logic device （PLD）的軟件。 Quartus II 設(shè)計軟件改進(jìn)了性能、提升了功能性、解決了潛在的設(shè)計延遲等，在工業(yè)領(lǐng)域率先提供FPGA與mask-programmed devices開發(fā)的統(tǒng)一工作流程。

      　　Altera Quartus II 作為一種可編程邏輯的設(shè)計環(huán)境， 由于其強(qiáng)大的設(shè)計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計者的歡迎。當(dāng)前官方提供下載的最新版本是v18.0。

      　　Altera Quartus II （3.0和更高版本）設(shè)計軟件是業(yè)界唯一提供FPGA和固定功能HardCopy器件統(tǒng)一設(shè)計流程的設(shè)計工具。工程師使用同樣的低價位工具對 Stratix FPGA進(jìn)行功能驗證和原型設(shè)計，又可以設(shè)計HardCopy Stratix器件用于批量成品。系統(tǒng)設(shè)計者現(xiàn)在能夠用Quartus II軟件評估HardCopy Stratix器件的性能和功耗，相應(yīng)地進(jìn)行最大吞吐量設(shè)計。

      　　Altera的Quartus II可編程邏輯軟件屬于第四代PLD開發(fā)平臺。該平臺支持一個工作組環(huán)境下的設(shè)計要求，其中包括支持基于Internet的協(xié)作設(shè)計。Quartus平臺與Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供應(yīng)商的開發(fā)工具相兼容。改進(jìn)了軟件的LogicLock模塊設(shè)計功能，增添 了FastFit編譯選項，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。

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      quartus知識

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