SoC設計中總線協(xié)議AXI4與AXI3的主要區(qū)別詳解

AXI4和AXI3是高級擴展接口（Advanced eXtensible Interface）的兩個不同版本，它們都是用于SoC（System on C...

2024-05-10 標簽：處理器寄存器數(shù)據(jù)傳輸 6064 0

AMD Versal AI Edge自適應計算加速平臺之PL通過NoC讀寫DDR4實驗(4)

Versal的DDR4是通過NoC訪問，因此需要添加NoC IP進行配置。

2024-03-22 標簽：JTAGDDR4AXI總線 2105 0

AMBA總線之AXI設計的關鍵問題講解

首先我們看一下針對AXI接口的IP設計，在介紹之前我們先回顧一下AXI所具有的一些feature。

2024-02-20 標簽：寄存器DDRCache 1642 0

【芯片設計】握手協(xié)議的介紹與時序說明

最早接觸到握手協(xié)議是在校期間學習PCIe的AXI總線時，至今日雖然PCIe的結構已經(jīng)忘得一干二凈，但握手協(xié)議經(jīng)過不斷的使用還算掌握的不錯。

2023-12-11 標簽：芯片設計AXI總線PCIe接口 2989 0

AXI通道讀寫DDR的阻塞問題？

基于vivado2020.1和zcu102開發(fā)板(rev1.1)開發(fā)項目，工程涉及DDR4（MIG）和PL端多個讀寫接口交互的問題，通過AXI inte...

2023-12-01 標簽：HDMIDDRAXI總線 993 0

Bluespec SytemVerilog握手協(xié)議接口轉換設計實現(xiàn)

由于接口控制信號上的差異，要實現(xiàn)Bluespec SystemVerilog(BSV)生成的代碼和外部Verilog代碼之間的正確交互是一件比較麻煩同時...

2023-10-08 標簽：控制器AXI總線Verilog語言 525 0

AXI中斷控制器(INTC)v4.1簡介

LogiCORE? IP AXI中斷控制器(INTC)內核接收來自外圍設備的多個中斷輸入，并將它們合并到或中斷輸出到系統(tǒng)處理器。

2023-10-07 標簽：處理器寄存器LSB 1566 0

基于AXI總線的DDR3讀寫測試

本文開源一個FPGA項目：基于AXI總線的DDR3讀寫。之前的一篇文章介紹了DDR3簡單用戶接口的讀寫方式：《DDR3讀寫測試》，如果在某些項目中，我們...

2023-09-01 標簽：fpgaDDR3接口 4317 0

AXI VIP當作master時如何使用？

?AXI接口雖然經(jīng)常使用，很多同學可能并不清楚Vivado里面也集成了AXI的Verification IP，可以當做AXI的master、pass t...

2023-07-27 標簽：仿真器VCSAXI總線 1591 0

IP庫新增多種顏色轉換空間IP簡介

顏色空間轉換是圖像及視頻中常用的解決方案，涉及hsv-rgb、rgb-ycrcb等一些常見的顏色空間互相轉換，今天帶來幾種常見的顏色空間轉換IP

2023-07-17 標簽：RGB圖像處理器AXI總線 1478 0

動態(tài)時鐘的使用

時鐘是每個 FPGA 設計的核心。如果我們正確地設計時鐘架構、沒有 CDC 問題并正確進行約束設計，就可以減少與工具斗爭的時間。

2023-07-05 標簽：FPGA設計寄存器CDC 1174 0

在valid ready協(xié)議中對ready進行timing修復打拍的方法

首先將把目標設計想象成一個黑盒子,如圖1所示，我們的目標是將READY_DOWN通過打拍的方法獲得時序優(yōu)化。

2023-06-27 標簽：寄存器AXI總線FIFO存儲 1273 0

在握手協(xié)議中的Valid及data打拍技巧

AXI 協(xié)議使用的是valid-ready握手的方式去傳輸數(shù)據(jù)。

2023-06-27 標簽：寄存器存儲器AXI總線 1546 0

芯片性能小談—時間并行

眾所周知，評估一顆芯片的好壞，PPA(performance，power，area)是最重要的指標之一。

2023-06-27 標簽：以太網(wǎng)多核處理器AXI總線 1834 1

AXI實戰(zhàn)(一)-搭建簡單仿真環(huán)境

在驗證中有三個核心組件:Driver(驅動器/激勵)，Monitor（監(jiān)測器），Checker（比較器）。在這里實際上我們只需要了解其中最核心的Driv...

2023-06-27 標簽：驅動器FPGA設計比較器 2017 0

在Vivado中使用SRIO高速串行協(xié)議的IP演示

在FPGA開發(fā)過程中不可避免的要使用到一些IP，有些IP是很復雜的，且指導手冊一般是很長的英文，僅靠看手冊和網(wǎng)絡的一些搜索，對于復雜IP的應用可能一籌莫展。

2023-06-21 標簽：收發(fā)器sRIOPHY 2224 0

FPGA在線調試的方法簡單總結

Xilinx被AMD收購的事情把我震出來了，看了看上上一篇文章講了下仿真的文件操作，這篇隔了很久遠，不知道該從何講起，就說說FPGA的在線調試的一些簡單...

2023-06-19 標簽：FPGA設計RTLAXI總線 1984 0

簡單講解AXI Interconnect IP核的使用方法

最近需要用到AXI接口的模塊，xilinx的IP核很多都用到了AXI總線進行數(shù)據(jù)和指令傳輸。如果有多個設備需要使用AXI協(xié)議對AXI接口的BRAM進行讀...

2023-06-19 標簽：控制器RTLVCS 9748 0

如何離線運行pulp代碼呢？

最近在折騰pulp，代碼很優(yōu)秀，強烈推薦。想在公司環(huán)境中跑起來，但鑒于公司eda服務器無法連外網(wǎng)，需要從外部導入數(shù)據(jù)。

2023-06-14 標簽：AXI總線 610 0

FPGA IP之AXI4接口信號說明

ACLK，ARESETn，AXI所有信號都在時鐘的上升沿采樣.

2023-06-07 標簽：fpgaDDRQoS 2287 0