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標簽 > D觸發器
觸發器是一個具有記憶功能的,具有兩個穩定狀態的信息存儲器件,是構成多種時序電路的最基本邏輯單元,也是數字邏輯電路中一種重要的單元電路。
觸發器是一個具有記憶功能的,具有兩個穩定狀態的信息存儲器件,是構成多種時序電路的最基本邏輯單元,也是數字邏輯電路中一種重要的單元電路。
在數字系統和計算機中有著廣泛的應用。觸發器具有兩個穩定狀態,即“0”和“1”,在一定的外界信號作用下,可以從一個穩定狀態翻轉到另一個穩定狀態。
觸發器有集成觸發器和門電路組成的觸發器。觸發方式有電平觸發和邊沿觸發兩種。
觸發器是一個具有記憶功能的,具有兩個穩定狀態的信息存儲器件,是構成多種時序電路的最基本邏輯單元,也是數字邏輯電路中一種重要的單元電路。
在數字系統和計算機中有著廣泛的應用。觸發器具有兩個穩定狀態,即“0”和“1”,在一定的外界信號作用下,可以從一個穩定狀態翻轉到另一個穩定狀態。
觸發器有集成觸發器和門電路組成的觸發器。觸發方式有電平觸發和邊沿觸發兩種。
D觸發器在時鐘脈沖CP的前沿(正跳變0→1)發生翻轉,觸發器的次態取決于CP的脈沖上升沿到來之前D端的狀態,即次態=D。因此,它具有置0、置1兩種功能。由于在
CP=1期間電路具有維持阻塞作用,所以在CP=1期間,D端的數據狀態變化,不會影響觸發器的輸出狀態。
D觸發器應用很廣,可用做數字信號的寄存,移位寄存,分頻和波形發生器等。
1. 結構
D觸發器(data flip-flop或delay flip-flop)由6個與非門組成,其中G1和G2構成基本RS觸發器。電平觸發的主從觸發器工作時,必須在正跳沿前加入輸入信號。如果在CP高電平期間輸入端出現干擾信號,那么就有可能使觸發器的狀態出錯。而邊沿觸發器允許在CP觸發沿來到前一瞬間加入輸入信號。這樣,輸入端受干擾的時間大大縮短,受干擾的可能性就降低了。邊沿D觸發器也稱為維持-阻塞邊沿D觸發器。
2. 工作原理
SD和RD接至基本RS觸發器的輸入端,它們分別是預置和清零端,低電平有效。當SD=1且RD=0時(SD的非為0,RD的非為1,即在兩個控制端口分別從外部輸入的電平值,原因是低電平有效),不論輸入端D為何種狀態,都會使Q=0,Q非=1,即觸發器置0;當SD=0且RD=1(SD的非為1,RD的非為0)時,Q=1,Q非=0,觸發器置1,SD和RD通常又稱為直接置1和置0端。我們設它們均已加入了高電平,不影響電路的工作。
工作過程如下:
1)CP=0時,與非門G3和G4封鎖,其輸出Q3=Q4=1,觸發器的狀態不變。同時,由于Q3至Q5和Q4至Q6的反饋信號將這兩個門打開,因此可接收輸入信號D,Q5=D,Q6=Q5非=D非。
2)當CP由0變1時觸發器翻轉。這時G3和G4打開,它們的輸入Q3和Q4的狀態由G5和G6的輸出狀態決定。Q3=Q5非=D非,Q4=Q6非=D。由基本RS觸發器的邏輯功能可知,Q=Q3非=D。
3)觸發器翻轉后,在CP=1時輸入信號被封鎖。這是因為G3和G4打開后,它們的輸出Q3和Q4的
狀態是互補的,即必定有一個是0,若Q3為0,則經G3輸出至G5輸入的反饋線將G5封鎖,即封鎖了D通往基本RS觸發器的路徑;該反饋線起到了使觸發器維持在1狀態和阻止觸發器變為0狀態的作用,故該反饋線稱為置1維持線,置0阻塞線。Q4為0時,將G3和G6封鎖,D端通往基本RS觸發器的路徑也被封鎖。Q4輸出端至G6反饋線起到使觸發器維持在0狀態的作用,稱作置0維持線;Q4輸出至G3輸入的反饋線起到阻止觸發器置1的作用,稱為置1阻塞線。因此,該觸發器常稱為維持-阻塞觸發器。總之,該觸發器是在CP正跳沿前接受輸入信號,正跳沿時觸發翻轉,正跳沿后輸入即被封鎖,三步都是在正跳沿后完成,所以有邊沿觸發器之稱。與主從觸發器相比,同工藝的邊沿觸發器有更強的抗干擾能力和更高的工作速度。 /span》。由基本RS觸發器的邏輯功能可知,Q=Q3非=D。
D觸發器邏輯圖和邏輯符號
可以將JK觸發器轉換為D觸發器,其邏輯圖和邏輯符號如圖1(a)和(b)所示。當D=1,即,時,在CP的下降沿觸發器翻轉為(或保持)1態;當,即,時,在CP的下降沿觸發器翻轉為(或保持)0態。
(a)邏輯圖(b)邏輯符號
圖1D觸發器
由以上可知,某個時鐘脈沖來到之后輸出端Q的狀態和該脈沖來到之前輸入端D的狀態一致,即
D觸發器的邏輯狀態表見表1。
表1 D觸發器的邏輯狀態表
D功能
00置0
1
10置1
1
國內生產的D觸發器主要是維持阻塞型(不在本書中討論),如雙上升沿D觸發器74LS74、四上升沿D觸發器74LS175等,它們在時鐘脈沖的上升沿觸發,邏輯符號如圖2所示,在CP輸入端不加小圓圈。
圖2上升沿D觸發器的邏輯符號圖3 D觸發器轉換為T觸發器
也可將D觸發器轉換為T觸發器,如圖3所示。它的邏輯功能是每來一個時鐘脈沖,翻轉一次,即,具有記數功能。
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