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標(biāo)簽 > fpga設(shè)計(jì)
FPGA(Field-Programmable Gate Array),即現(xiàn)場(chǎng)可編程門陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
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FPGA 在通信領(lǐng)域的應(yīng)用可以說是無所不能,得益于 FPGA 內(nèi)部結(jié)構(gòu)的特點(diǎn),它可以很容易地實(shí)現(xiàn)分布式的算法結(jié)構(gòu),這一點(diǎn)對(duì)于實(shí)現(xiàn)無線通信中的高速數(shù)字信號(hào)...
2023-07-12 標(biāo)簽:FPGA設(shè)計(jì)以太網(wǎng)數(shù)字信號(hào)處理 887 0
一直想做一個(gè)可以供大家學(xué)習(xí)、使用的開源IP庫,類似OpenCores,OC上IP在領(lǐng)域內(nèi)的IP很少,通用性強(qiáng)一點(diǎn),所以作為OC的“補(bǔ)充”,所以做了一個(gè)開...
2023-05-06 標(biāo)簽:FPGA設(shè)計(jì)接收器FIR 875 0
FPGA設(shè)計(jì)硬件語言Verilog中的參數(shù)化
FPGA 設(shè)計(jì)的硬件語言Verilog中的參數(shù)化有兩種關(guān)鍵詞:define 和 paramerter,參數(shù)化的主要目的是代碼易維護(hù)、易移植和可讀性好。
2022-12-26 標(biāo)簽:FPGA設(shè)計(jì)VerilogC語言 875 0
FPGA設(shè)計(jì)是否需要學(xué)習(xí)SystemVerilog
Verilog和System Verilog是同一硬件描述語言(HDL)的同義名稱。
2023-10-26 標(biāo)簽:FPGA設(shè)計(jì)仿真器HDL語言 872 0
FPGA原型驗(yàn)證系統(tǒng)的時(shí)鐘資源設(shè)計(jì)
如果SoC設(shè)計(jì)規(guī)模小,在單個(gè)FPGA內(nèi)可以容納,那么只要系統(tǒng)中的FPGA具有所SoC所設(shè)計(jì)需要時(shí)鐘的數(shù)量
2023-04-07 標(biāo)簽:FPGA設(shè)計(jì)分頻器SoC芯片 872 0
在很久之前便陸續(xù)談過亞穩(wěn)態(tài),F(xiàn)IFO,復(fù)位的設(shè)計(jì)。本次亦安做一個(gè)簡(jiǎn)單的總結(jié),從宏觀上給大家展示跨時(shí)鐘域的解決方案。
2024-01-08 標(biāo)簽:FPGA設(shè)計(jì)fifoCDC 864 0
在芯片功能驗(yàn)證中,仿真波形一直是調(diào)試的重要手段。通過觀測(cè)分析波形,工程師可以推斷代碼是否正常運(yùn)行,電路的功能是否正確,設(shè)計(jì)是否滿足預(yù)期。
2023-06-18 標(biāo)簽:FPGA設(shè)計(jì)EDA工具VCD 858 0
做好FPGA設(shè)計(jì)需要掌握哪些知識(shí)
成為一名說得過去的FPGA設(shè)計(jì)者,需要練好5項(xiàng)基本功:仿真、綜合、時(shí)序分析、調(diào)試、驗(yàn)證。
2023-09-28 標(biāo)簽:fpgaFPGA設(shè)計(jì)仿真 852 0
在之前的設(shè)計(jì)開發(fā)時(shí),利用modelsim得出中間某單元的數(shù)據(jù),并且輸入也是設(shè)計(jì)者在testbench中自己給出的。
2023-07-18 標(biāo)簽:FPGA設(shè)計(jì)存儲(chǔ)器RTL 843 0
分if-else,case 的各種情況分開討論,主要目的是將分支支路中 晚到的信號(hào)放到離輸出最近的一級(jí)中
2023-06-27 標(biāo)簽:FPGA設(shè)計(jì)比較器RTL 836 0
如何實(shí)現(xiàn)基于FPGA Vivado的74系列IP封裝呢?
雙擊桌面圖標(biāo)打開Vivado 2017.2,或者選擇開始>所有程序>Xilinx Design Tools> Vivado 2017....
2023-07-30 標(biāo)簽:fpgaFPGA設(shè)計(jì)TCL 835 0
限制原型驗(yàn)證系統(tǒng)中FPGA數(shù)量的因素
當(dāng)SoC系統(tǒng)的規(guī)模很大的時(shí)候,單片F(xiàn)PGA驗(yàn)證平臺(tái)已經(jīng)無法容納這么多容量,我們將采取將SoC設(shè)計(jì)劃分為多個(gè)FPGA的映射。
2023-04-06 標(biāo)簽:FPGA設(shè)計(jì)TDMSoC系統(tǒng) 819 0
SPI協(xié)議驅(qū)動(dòng)設(shè)計(jì)
I2C 即 Inter-Integrated Circuit(集成電路總線),這種總線類型是由飛利浦半導(dǎo)體公司在八十年代初設(shè)計(jì)出來的一種簡(jiǎn)單、雙向、二線...
2023-07-17 標(biāo)簽:FPGA設(shè)計(jì)EEPROMSPI協(xié)議 801 0
怎么去設(shè)計(jì)一種基于FPGA的多通道頻率檢測(cè)儀?
在數(shù)字接收機(jī)的各種參數(shù)中,頻率是重要的參數(shù)之一,它能反映接收機(jī)的功能和用途、以及頻譜寬度等重要指標(biāo)。
2023-08-07 標(biāo)簽:FPGA設(shè)計(jì)數(shù)字濾波器多相濾波器 766 0
教你怎么用負(fù)反饋控制實(shí)現(xiàn)純數(shù)字鎖相環(huán)
首先我們做一個(gè)模塊,輸入信號(hào)T,代表輸出時(shí)鐘周期,輸出時(shí)鐘周期嚴(yán)格等于T,對(duì)于熟悉FPGA的小伙伴應(yīng)該很容易。
2023-06-28 標(biāo)簽:鎖相環(huán)FPGA設(shè)計(jì)負(fù)反饋電路 763 0
AMD -Xilinx FPGA功耗優(yōu)化設(shè)計(jì)簡(jiǎn)介
仔細(xì)檢查一下設(shè)計(jì)中的PLL,是不是可以把兩個(gè)PLL整合為一個(gè);或者是否可以對(duì)時(shí)鐘頻率做一些“整合”,盡量減少時(shí)鐘頻率數(shù)量,從而省去一個(gè)PLL。如果可以,...
2023-11-12 標(biāo)簽:amdFPGA設(shè)計(jì)存儲(chǔ)器 762 0
在FPGA設(shè)計(jì)中,我們通常采用的都是“自頂向下”的設(shè)計(jì)方法,即現(xiàn)有頂層設(shè)計(jì),再有細(xì)節(jié)設(shè)計(jì)。比如先有整個(gè)項(xiàng)目的功能框圖、數(shù)據(jù)流程圖等,然后再細(xì)分功能到一級(jí)...
2023-09-07 標(biāo)簽:fpgaFPGA設(shè)計(jì)接口 759 0
AMBA總線無論FPGA還是ASIC,應(yīng)該都是比較常用的一組總線協(xié)議。對(duì)于其中的協(xié)議,有一種傳輸格式叫Narrow Transfers,頗有些“無聊”~
2023-06-30 標(biāo)簽:FPGA設(shè)計(jì)AMBA總線ASIC技術(shù) 749 0
創(chuàng)建可靠FPGA設(shè)計(jì)的10大技巧
從Zynq第一塊開發(fā)板推出開始就一直試用并發(fā)布博文分享實(shí)踐經(jīng)驗(yàn)的亞當(dāng).泰勒(Adam Taylor)先生, 剛剛在EEtimes的網(wǎng)站上發(fā)布了一篇非常給...
2017-11-16 標(biāo)簽:fpgaFPGA設(shè)計(jì) 742 0
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