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fpga設(shè)計(jì)

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FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。

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fpga設(shè)計(jì)技術(shù)

談?wù)凩atch：組合與時(shí)序邏輯的橋梁

鎖存器（ latch）是電平觸發(fā)的存儲(chǔ)單元，數(shù)據(jù)存儲(chǔ)的狀態(tài)取決于輸入時(shí)鐘（或者使能）信號(hào)的電平值，僅當(dāng)鎖存器處于使能狀態(tài)時(shí)，輸出才會(huì)隨著數(shù)據(jù)輸入發(fā)生變化。

2023-06-02 標(biāo)簽：FPGA設(shè)計(jì)EDA工具鎖存器 3617 0

手把手用Verilog實(shí)現(xiàn)FIR濾波器

首先需要把FIR最基本的結(jié)構(gòu)實(shí)現(xiàn)，也就是每個(gè)FIR抽頭的數(shù)據(jù)與其抽頭系數(shù)相乘這個(gè)操作。由頂層文件對(duì)這個(gè)基本模塊進(jìn)行多次調(diào)用。

2023-06-19 標(biāo)簽：轉(zhuǎn)換器 FPGA設(shè)計(jì)FIR 3444 0

使用XDMA測(cè)試FPGA與PC通信的過(guò)程

Xilinx的Vivado中，有三種方式可以實(shí)現(xiàn)PCIE功能

2023-06-19 標(biāo)簽：FPGA設(shè)計(jì)dma Vivado 3444 0

求一種基于FPGA時(shí)間數(shù)字轉(zhuǎn)換(TDC)設(shè)計(jì)方案

時(shí)間數(shù)字轉(zhuǎn)換(Time-to-Digital Converter,TDC)是一種用來(lái)測(cè)量時(shí)間的電路，它將連續(xù)的時(shí)間信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，從而實(shí)現(xiàn)時(shí)間測(cè)量的數(shù)字化。

2023-09-22 標(biāo)簽：fpga FPGA設(shè)計(jì)寄存器 3441 0

通過(guò)HLS封裝一個(gè)移位流水燈的程序案例

當(dāng)我們安裝好Vivado 的時(shí)候，也同時(shí)裝好了Vivado HLS.。這是個(gè)什么東西？我就有一種想一探究的感覺(jué)。網(wǎng)上一查，Vivado High-Le...

2020-10-14 標(biāo)簽：FPGA設(shè)計(jì)Xilinx C++ 3439 0

Xilinx FPGA AXI4總線（二）用實(shí)例介紹5個(gè)讀寫通道

AXI4協(xié)議是一個(gè)點(diǎn)對(duì)點(diǎn)的主從接口協(xié)議，數(shù)據(jù)可以同時(shí)在主機(jī)（Master）和從機(jī)（Slave）之間**雙向** **傳輸** ，且數(shù)據(jù)傳輸大小可以不同。

2023-06-21 標(biāo)簽：FPGA設(shè)計(jì)FIFO存儲(chǔ)BRAM 3387 0

基于FPGA的自適應(yīng)閾值分割算法實(shí)現(xiàn)

在圖像預(yù)處理中經(jīng)常會(huì)碰到圖像分割問(wèn)題，把感興趣的目標(biāo)從背景圖像中提取出來(lái)，而經(jīng)常使用的是簡(jiǎn)單的全局閾值分割配置，用一個(gè)固定常數(shù)作為二值分割閾值，從而得到...

2021-08-23 標(biāo)簽：fpga FPGA設(shè)計(jì)算法 3372 0

FPGA設(shè)計(jì)時(shí)的五大注意事項(xiàng)盤點(diǎn)

雖然目標(biāo)應(yīng)用和開(kāi)發(fā)團(tuán)隊(duì)的成員不同，但有些FPGA設(shè)計(jì)顯然有一些通病，使設(shè)計(jì)從工程師坐下來(lái)寫第一行HDL程序代碼時(shí)，就注定了項(xiàng)目失敗的命運(yùn)。在我的職業(yè)生...

2018-07-05 標(biāo)簽：fpga fpga設(shè)計(jì) 3367 0

技術(shù) | 復(fù)雜FPGA高效設(shè)計(jì)及優(yōu)化方法

隨著電子產(chǎn)品的集成性及復(fù)雜度呈指數(shù)型增長(zhǎng)，加上越來(lái)越苛刻的研發(fā)周期要求，給各種設(shè)計(jì)公司提出了難題。

2019-06-27 標(biāo)簽：PCB FPGA設(shè)計(jì) 3228 0

FPGA開(kāi)發(fā)經(jīng)驗(yàn)分享：基于JESD204B的LMK04821芯片項(xiàng)目開(kāi)發(fā)

今天給各位大俠帶來(lái)一篇項(xiàng)目開(kāi)發(fā)經(jīng)驗(yàn)分享基于JESD204B的LMK04821芯片項(xiàng)目開(kāi)發(fā)，這是本人實(shí)打?qū)嵉捻?xiàng)目開(kāi)發(fā)經(jīng)驗(yàn)，希望可以給有需要的大俠提供一些參...

2020-04-21 標(biāo)簽：fpga FPGA設(shè)計(jì)寄存器 3214 0

always組合邏輯塊的講解和譯碼器的實(shí)現(xiàn)

always 語(yǔ)句是重復(fù)執(zhí)行的。always 語(yǔ)句塊從 0 時(shí)刻開(kāi)始執(zhí)行其中的行為語(yǔ)句；當(dāng)執(zhí)行完最后一條語(yǔ)句后，便再次執(zhí)行語(yǔ)句塊中的第一條語(yǔ)句，如此循環(huán)反復(fù)。

2023-05-22 標(biāo)簽：FPGA設(shè)計(jì)led燈譯碼器 2967 0

基于FPGA設(shè)計(jì)的醫(yī)學(xué)監(jiān)測(cè)用視力測(cè)試儀設(shè)計(jì)

實(shí)現(xiàn)用FPGA隨機(jī)生成不同方向的E，通過(guò)VGA接口在顯示器上顯示，判斷測(cè)試者按的按鍵方向是否正確，通過(guò)幾輪測(cè)試計(jì)算并顯示最終視力測(cè)試結(jié)果的功能

2017-08-11 標(biāo)簽：fpga FPGA設(shè)計(jì)視力測(cè)試儀 2908 2

Plunify推出Kabuto_可最大限度地減少和消除性能錯(cuò)誤

Plunify?基于機(jī)器學(xué)習(xí)技術(shù)的現(xiàn)場(chǎng)可編程門陣列（FPGA）時(shí)序收斂和性能優(yōu)化軟件供應(yīng)商，今天推出了Kabuto?，可最大限度地減少和消除性能錯(cuò)誤。

2018-07-04 標(biāo)簽：fpga設(shè)計(jì)plunify 2873 0

vivado主界面及設(shè)計(jì)流程

Vivado設(shè)計(jì)主界面，它的左邊是設(shè)計(jì)流程導(dǎo)航窗口，是按照FPGA的設(shè)計(jì)流程設(shè)置的，只要按照導(dǎo)航窗口一項(xiàng)一項(xiàng)往下進(jìn)行，就會(huì)完成從設(shè)計(jì)輸入到最后下載到開(kāi)發(fā)...

2023-09-17 標(biāo)簽：FPGA設(shè)計(jì)寄存器 TCL 2834 0

如何使用Verilog硬件描述語(yǔ)言描述時(shí)序邏輯電路？

時(shí)序邏輯電路的特點(diǎn)是輸出信號(hào)不僅與電路的輸入有關(guān)，還與電路原來(lái)的狀態(tài)有關(guān)。

2023-09-17 標(biāo)簽：FPGA設(shè)計(jì)反相器 D觸發(fā)器 2814 0

tcl局部編輯以最小的代價(jià)完成最大的改動(dòng)

第一步所指的Design通常是完全布局布線后的設(shè)計(jì)，如果是在工程模式下，可以直接在IDE中打開(kāi)實(shí)現(xiàn)后的設(shè)計(jì)，若是僅有DCP文件，不論是工程模式或是非工程...

2019-07-25 標(biāo)簽：FPGA設(shè)計(jì)TCL 手動(dòng)布線 2777 0

電平設(shè)計(jì)基礎(chǔ)：電平匹配設(shè)計(jì)

單端邏輯電平的匹配是我們平時(shí)在硬件設(shè)計(jì)中最經(jīng)常碰到的，我們?cè)凇禩TL&CMOS電平》章節(jié)中已經(jīng)對(duì)TTL和COMS電平的匹配設(shè)計(jì)做了一些分析，一般...

2023-06-25 標(biāo)簽：二極管 FPGA設(shè)計(jì)MOS管 2774 0

如何實(shí)現(xiàn)FPGA設(shè)計(jì)與PCB設(shè)計(jì)并行

電子工業(yè)背后的推動(dòng)力是對(duì)更快、更便宜的產(chǎn)品的需求以及在競(jìng)爭(zhēng)廠商之前將產(chǎn)品推向市場(chǎng)。IC技術(shù)的進(jìn)步一直以來(lái)就是促使功能增加和性能提高的主要因素之一，而FP...

2019-05-24 標(biāo)簽：ic fpga設(shè)計(jì)pcb設(shè)計(jì) 2693 0

Zynq高速串行CMOS接口的設(shè)計(jì)與實(shí)現(xiàn)

現(xiàn)在CMOS傳感器的分辨率越來(lái)越大，對(duì)應(yīng)的，對(duì)數(shù)據(jù)傳輸接口的要求也越來(lái)越高。

2023-06-28 標(biāo)簽：轉(zhuǎn)換器 FPGA設(shè)計(jì)寄存器 2655 0

基于fpga的過(guò)采樣技術(shù)設(shè)計(jì)

過(guò)采樣技術(shù)是數(shù)字信號(hào)處理者用來(lái)提高模數(shù)轉(zhuǎn)換器（ADC）性能經(jīng)常使用的方法之一，它通過(guò)減小量化噪聲，提高ADC的信噪比，從而提高ADC的有效分辨率［1］。...

2018-12-19 標(biāo)簽：fpga FPGA設(shè)計(jì)Cyclone 2645 0

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Protues

Protues

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Proteus軟件是英國(guó)Lab Center Electronics公司出版的EDA工具軟件（該軟件中國(guó)總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
Altium Designer

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FPGA芯片

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FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
ArduBlock

ArduBlock

+關(guān)注

ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門檻降低，即使沒(méi)有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫程序。
AD10

AD10

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識(shí)別

識(shí)別

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FPGA開(kāi)發(fā)板

FPGA開(kāi)發(fā)板

+關(guān)注

FPGA開(kāi)發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來(lái)實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過(guò)去汽車電子產(chǎn)品的開(kāi)發(fā)周期是漫長(zhǎng)的，而許多汽車制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車。
PCB封裝

PCB封裝

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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長(zhǎng)寬，直插，貼片，焊盤的大小，管腳的長(zhǎng)寬，管腳的間距等）用圖形方式表現(xiàn)出來(lái)，以便可以在畫pcb圖時(shí)進(jìn)行調(diào)用。
QUARTUS II

QUARTUS II

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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開(kāi)發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
PCB封裝庫(kù)

PCB封裝庫(kù)

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語(yǔ)音交互

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AD09

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PDN

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QuickPcb

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Artix-7

Artix-7

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　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場(chǎng)的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場(chǎng)領(lǐng)域。
VHDL代碼

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Protel 99 se

Protel 99 se

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powerlink

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candence

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面包板

面包板

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面包板是由于板子上有很多小插孔，專為電子電路的無(wú)焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
特性阻抗

特性阻抗

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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長(zhǎng)線傳輸中的概念。特性阻抗是射頻傳輸線影響無(wú)線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
AXI

AXI

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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問(wèn)和亂序訪問(wèn)，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
驅(qū)動(dòng)電流

驅(qū)動(dòng)電流

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時(shí)鐘源

時(shí)鐘源

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時(shí)鐘源用來(lái)為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
FPGA教程

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Kintex-7

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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。
AD采樣

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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
紅外觸摸屏

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Protel DXP

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