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標(biāo)簽 > fpga設(shè)計(jì)
FPGA(Field-Programmable Gate Array),即現(xiàn)場(chǎng)可編程門陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
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40-60A高可靠性非隔離POL數(shù)字電源—KD12T系列
國(guó)內(nèi)低壓大電流市場(chǎng)長(zhǎng)期被海外品牌占據(jù),目前國(guó)產(chǎn)化、快交付需求日益強(qiáng)烈,國(guó)產(chǎn)品牌核心競(jìng)爭(zhēng)力攀升,金升陽重點(diǎn)研發(fā)上市小體積、大電流的數(shù)字POL電源模塊
2023-07-07 標(biāo)簽:FPGA設(shè)計(jì)數(shù)字電源局域網(wǎng) 438 0
如何利用萊迪思宏設(shè)計(jì)流程縮短FPGA設(shè)計(jì)周期
隨著FPGA密度和復(fù)雜性的提高,設(shè)計(jì)團(tuán)隊(duì)會(huì)將之前由其他類型的半導(dǎo)體(如ASIC和MCU)處理的設(shè)計(jì)遷移到這些更復(fù)雜的FPGA上。
2023-07-06 標(biāo)簽:濾波器FPGA設(shè)計(jì)寄存器 511 0
搞懂?dāng)?shù)據(jù)段和代碼段是如何被鏈接成一個(gè)二進(jìn)制文件的,這應(yīng)該是每一個(gè)ARM程序員必須搞清楚的一個(gè)事情。
2023-07-06 標(biāo)簽:armFPGA設(shè)計(jì)存儲(chǔ)器 1466 0
時(shí)鐘是每個(gè) FPGA 設(shè)計(jì)的核心。如果我們正確地設(shè)計(jì)時(shí)鐘架構(gòu)、沒有 CDC 問題并正確進(jìn)行約束設(shè)計(jì),就可以減少與工具斗爭(zhēng)的時(shí)間。
2023-07-05 標(biāo)簽:FPGA設(shè)計(jì)寄存器CDC 1176 0
FPGA的設(shè)計(jì)流程主要包括HDL代碼編寫、RTL綜合、布局布線、靜態(tài)時(shí)序分析、生成下載文件。下面將逐一介紹各部分。下面是FPGA設(shè)計(jì)的流程圖。
2023-07-04 標(biāo)簽:fpgaFPGA設(shè)計(jì)HDL 1356 0
總結(jié)一下在時(shí)序分析中的基本概念及基本術(shù)語
下圖是一個(gè)經(jīng)典時(shí)序分析模型,無論寄存器A與寄存器B是否在同一個(gè)芯片中,下列概念均適用。
2023-07-03 標(biāo)簽:FPGA設(shè)計(jì)寄存器時(shí)序分析 932 0
詳解從均值濾波到非局部均值濾波算法的原理及實(shí)現(xiàn)方式
圖像降噪處理主要分為2D(空域)與3D降噪(時(shí)域/多幀),而2D降噪由于相關(guān)的實(shí)現(xiàn)算法豐富,效果各異,初學(xué)入門有著豐富的研究?jī)r(jià)值。
2023-07-03 標(biāo)簽:濾波器FPGA設(shè)計(jì)比較器 1902 0
如何用FPGA并行高速運(yùn)算實(shí)現(xiàn)實(shí)時(shí)的引導(dǎo)濾波算法?
首先,給出上篇中最后的matlab 引導(dǎo)濾波的代碼,如下所示。
2023-07-03 標(biāo)簽:傳感器濾波器FPGA設(shè)計(jì) 1895 0
FPGA是一種可編程芯片,因此FPGA的設(shè)計(jì)方法包括硬件設(shè)計(jì)和軟件設(shè)計(jì)兩部分。硬件包括FPGA芯片電路、存儲(chǔ)器、輸入輸出接口電路等器件。軟件是對(duì)應(yīng)的VH...
2023-07-03 標(biāo)簽:fpgaFPGA設(shè)計(jì)可編程芯片 1623 0
AMBA總線無論FPGA還是ASIC,應(yīng)該都是比較常用的一組總線協(xié)議。對(duì)于其中的協(xié)議,有一種傳輸格式叫Narrow Transfers,頗有些“無聊”~
2023-06-30 標(biāo)簽:FPGA設(shè)計(jì)AMBA總線ASIC技術(shù) 749 0
testbench是什么? testbench測(cè)試的機(jī)制是什么?
廢話不多說直接上干貨,testbench就是對(duì)寫的FPGA文件進(jìn)行測(cè)試的文件,可以是verilog也可以是VHDL。
2023-06-28 標(biāo)簽:FPGA設(shè)計(jì)交換機(jī)VHDL語言 4664 0
verilog實(shí)現(xiàn)簡(jiǎn)單分頻器的方案
偶數(shù)分頻最為簡(jiǎn)單,很容易用模為N的計(jì)數(shù)器實(shí)現(xiàn)50%占空比的時(shí)鐘信號(hào),即每次計(jì)數(shù)滿N(計(jì)到N-1)時(shí)輸出時(shí)鐘信號(hào)翻轉(zhuǎn)。
2023-06-28 標(biāo)簽:FPGA設(shè)計(jì)分頻器計(jì)數(shù)器 2071 0
對(duì)于DDR的理解,最初簡(jiǎn)單的以為無非一個(gè)大的數(shù)組,我會(huì)接口使用就OK了。
2023-06-28 標(biāo)簽:FPGA設(shè)計(jì)DDRDRAM芯片 974 0
請(qǐng)問FPGA數(shù)字IO如何實(shí)現(xiàn)DAC功能呢?
假設(shè)方波頻率為f0。橫軸諧波次數(shù)為0的柱狀圖代表直流分量的幅值,也就是方波的平均電壓(與占空比有關(guān)),諧波次數(shù)為1代表頻率為f0的正弦波分量的幅值,3代...
2023-06-28 標(biāo)簽:濾波器FPGA設(shè)計(jì)低通濾波器 502 0
教你怎么用負(fù)反饋控制實(shí)現(xiàn)純數(shù)字鎖相環(huán)
首先我們做一個(gè)模塊,輸入信號(hào)T,代表輸出時(shí)鐘周期,輸出時(shí)鐘周期嚴(yán)格等于T,對(duì)于熟悉FPGA的小伙伴應(yīng)該很容易。
2023-06-28 標(biāo)簽:鎖相環(huán)FPGA設(shè)計(jì)負(fù)反饋電路 762 0
CPLD是復(fù)雜可編程邏輯器件(Complex Programable Logic Device)的簡(jiǎn)稱,F(xiàn)PGA是現(xiàn)場(chǎng)可編程門陣列(Field Prog...
2023-06-28 標(biāo)簽:FPGA設(shè)計(jì)嵌入式系統(tǒng)SERDES收發(fā)器 3637 0
CPLD和FPGA都是由邏輯陣列模塊構(gòu)成的,但是CPLD的LAB基于乘積和宏單元,而FPGA的LAB使用基于LUT的邏輯單元。
2023-06-28 標(biāo)簽:FPGA設(shè)計(jì)D觸發(fā)器LUT 1405 0
MIPI DPHY&CPHY接口描述及FPGA實(shí)現(xiàn)要點(diǎn)
MIPI是移動(dòng)領(lǐng)域最主流的視頻傳輸接口規(guī)范,沒有之一,目前應(yīng)用最廣泛的是MIPIDPHY和MIPI CPHY兩組協(xié)議簇(另外還有MIPI MPHY,屬于...
2023-06-28 標(biāo)簽:傳感器FPGA設(shè)計(jì)編碼器 4420 0
Zynq高速串行CMOS接口的設(shè)計(jì)與實(shí)現(xiàn)
現(xiàn)在CMOS傳感器的分辨率越來越大,對(duì)應(yīng)的,對(duì)數(shù)據(jù)傳輸接口的要求也越來越高。
2023-06-28 標(biāo)簽:轉(zhuǎn)換器FPGA設(shè)計(jì)寄存器 2652 0
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