握手機制、通道依賴性及AXI-Lite握手實例

AXI4：高性能內存映射需求（如讀寫DDR、使用BRAM控制器讀寫BRAM等），為了區別，有時候也叫這個為 AXI4-Full；

2023-06-25 標簽：FPGA設計接收機BRAM 1370 0

FPGA浮點數表示及計算機數值表示規則

定點數硬件實現簡單，但表示的范圍有限，且部分的小數運算IP核只支持浮點數運算，因此這里還需要提到浮點數的相關內容。

2023-06-16 標簽：轉換器FPGA設計計算機 1368 0

verilog整數四則運算的位寬考量簡介

加、減 使用補碼時，加減法可以統一，因而對加減不加區分，對有無符號也不加以區分。

2023-06-06 標簽：FPGA設計Verilog 1361 0

如何設計邊沿采樣的觸發器呢？

在設計雙邊沿采樣電路（Dual-edge triggered flip-flop）之前，先從單邊沿采樣電路設計（Edge capture registe...

2023-06-05 標簽：FPGA設計寄存器采樣電路 1359 0

FPGA設計流程

FPGA的設計流程主要包括HDL代碼編寫、RTL綜合、布局布線、靜態時序分析、生成下載文件。下面將逐一介紹各部分。下面是FPGA設計的流程圖。

2023-07-04 標簽：fpgaFPGA設計HDL 1356 0

如何在FPGA設計環境中加入時序約束？

在給FPGA做邏輯綜合和布局布線時，需要在工具中設定時序的約束。通常，在FPGA設計工具中都FPGA中包含有4種路徑：從輸入端口到寄存器，從寄存器到寄存...

2023-10-12 標簽：fpgaFPGA設計時鐘 1321 0

如何使用FPGA來設計智能網卡（SmartNIC）？

智能服務器適配器或智能網卡（SmartNIC）通過從服務器的CPU上卸載網絡處理工作負載和任務，提高云端和私有數據中心中的服務器性能。

2023-07-27 標簽：處理器fpgaFPGA設計 1319 0

介紹一種IP控制信號的處理方式

在ASIC/FPGA項目中，我們會用到很多IP，其中有很多IP存在內部控制信號以及內部狀態信號。

2023-09-15 標簽：fpga控制器FPGA設計 1313 0

賽靈思FPGA設計技巧與應用創新（二）

前面的博文中已經提到了基于Sigma-Delta ADC采樣的數據采集系統，并詳細說了Sinc3抽樣濾波器的設計方法，在有詳細介紹。后來將前面的ADC也...

2017-02-11 標簽：FPGAFPGA設計賽靈思 1311 0

RTL設計指導原則之面積和速度互換

一般來說，面積是一個設計所消耗的目標器件的硬件資源數量或者ASIC芯片的面積。

2023-06-05 標簽：FPGA設計加法器RTL 1294 0

基于FPGA創建一個簡單的電機控制程序

FPGA 非常適合精密電機控制，在這個項目中，我們將創建一個簡單的電機控制程序，在此基礎上可以構建更復雜的應用。

2023-08-11 標簽：微控制器fpgaFPGA設計 1267 0

離散小波變換的FPGA實現(二)

眾所周知,小波變換的雙正交基就來自與小波函數和尺度函數,而他們通過scale和平移來得到的小波函數族和尺度函數族表示了不同小波(尺度)函數的分辨率

2023-06-27 標簽：濾波器FPGA設計小波變換 1266 0

FPGA時序分析-建立時間和保持時間裕量都是inf怎么解決呢？

今天有個小伙伴遇到一個問題，就是在vivado里面綜合后看到的建立時間和保持時間裕量都是inf，我們來看看怎么解決這個問題。

2023-07-30 標簽：fpgaFPGA設計寄存器 1264 0

FIFO為什么不能正常工作？

FIFO為什么不能正常工作？復位信號有效長度不夠，接口時序不匹配，可看下面這篇文章。 本文將介紹： 非DFX工程如何確保異步FIFO自帶的set_max...

2023-11-02 標簽：fpgaFPGA設計fifo 1262 0

如何脫離Vivado建立單獨仿真環境軟件呢？

FPGA項目開發的過程中，需要完成設計代碼開發、驗證環境搭建、仿真分析、板級驗證等操作，在這個過程中，許多操作雖然必不可少但是步驟是重復的。

2023-09-27 標簽：fpgaFPGA設計仿真 1256 0

通過小腳丫FPGA核心開發板來進行門電路的設計

在數字電路中，門電路是最基本的構成單位，可以說，任何復雜的數字電路系統都可以通過我們耳熟能詳的與門，非門，或門，與非門，異或門等等組合實現。

2023-06-20 標簽：FPGA設計led燈MOS管 1219 0

在Vivado中利用Report QoR Suggestions提升QoR

Report QoR Suggestions (RQS) 可識別設計問題，并提供工具開關和可影響工具行為的設計單元屬性的解決方案，即便在無法自動執行解決...

2023-07-19 標簽：fpgaFPGA設計REPORT 1215 0

使用OSERDES發送高速串行數據

OSERDES實現并串轉換，只需要管發送并不需要管接收到的數據如何，所以它的操作相對于ISERDES來說簡單；

2023-06-16 標簽：FPGA設計DDRSDR 1206 0