完善資料讓更多小伙伴認識你，還能領(lǐng)取20積分哦，立即完善>
標簽 > tcl
文章：1461個 瀏覽：88471次 帖子：50個
近日，TCL華星旗下的惠州華星光電顯示有限公司迎來了注冊資本的大幅增長。據(jù)工商變更信息顯示，該公司的注冊資本已從原有的15.1億人民幣增加至20.1億人...
如何利用Tcl腳本在Manage IP方式下實現(xiàn)對IP的高效管理
在Vivado下，有兩種方式管理IP。一種是創(chuàng)建FPGA工程之后，在當前工程中選中IP Catalog，生成所需IP，這時相應(yīng)的IP會被自動添加到當前工...
如何在AMD Vivado? Design Tool中用工程模式使用DFX流程？
本文介紹了在 AMD Vivado? Design Tool 中用工程模式使用 DFX 流程以及需要注意的地方。在使用 DFX 工程模式的過程中要把具體...
使用Altera Interface Planner高效設(shè)計FPGA引腳布局
Altera Interface Planner 用于探索設(shè)備的外設(shè)架構(gòu)，并高效地分配接口。通過實時進行擬合和合法性檢查，防止非法引腳分配。
2024-03-22 標簽：pcbFPGA設(shè)計Altera 2411 0
自動化構(gòu)建環(huán)境在FPGA設(shè)計中的應(yīng)用
為了加快實現(xiàn) FPGA 構(gòu)建環(huán)境的自動化（如用于持續(xù)集成 (CI)），并確保在開發(fā)與生命周期后期階段完整重現(xiàn)設(shè)計結(jié)果，Missing Link Elec...
為保護知識產(chǎn)權(quán)，我們有時候需要對自己所建的模型進行加密，加密使得別人無法讀取模型的部分源代碼。
Vivado設(shè)計主界面，它的左邊是設(shè)計流程導(dǎo)航窗口，是按照FPGA的設(shè)計流程設(shè)置的，只要按照導(dǎo)航窗口一項一項往下進行，就會完成從設(shè)計輸入到最后下載到開發(fā)...
2023-09-17 標簽：FPGA設(shè)計寄存器TCL 2831 0
這篇博文介紹了多種自動生成報告的有效途徑，以便您在嘗試對設(shè)計中特定階段所耗用的編譯時間進行調(diào)試時使用，例如，自動報告加載設(shè)計約束的時間、每條命令的持續(xù)時...
如何用Python實現(xiàn)Vivado和ModelSim仿真自動化？
我們在Windows系統(tǒng)下使用Vivado的默認設(shè)置調(diào)用第三方仿真器比如ModelSim進行仿真時，一開始仿真軟件都會默認在波形界面中加載testben...
LWIP 是使用裸機設(shè)計以太網(wǎng)的良好起點，在此基礎(chǔ)上我們可以輕松調(diào)整軟件應(yīng)用程序以提供更詳細的應(yīng)用程序。LWIP Echo 服務(wù)器的使用首先使我們能夠確...
2023-09-08 標簽：fpgaFPGA設(shè)計以太網(wǎng) 1642 0
目前已經(jīng)學(xué)完了基礎(chǔ)實驗，這里要介紹Quatus自帶的兩個非常重要的功能，第一個是tcl腳本，第二個是SignalTap（下一篇）。
2023-09-07 標簽：fpgaFPGA設(shè)計TCL 2493 0
如何實現(xiàn)基于FPGA Vivado的74系列IP封裝呢？
雙擊桌面圖標打開Vivado 2017.2，或者選擇開始>所有程序>Xilinx Design Tools> Vivado 2017....
2023-07-30 標簽：fpgaFPGA設(shè)計TCL 818 0
在仿真Vivado IP核時分兩種情況，分為未使用SECURE IP核和使用了SECURE IP核。
在systemverilog代碼運行中，EDA工具會先給1個隨機種子值(seed)，所有代碼里的隨機數(shù)都是根據(jù)這個初始種子衍生出來的。
各位ICer對面向?qū)ο蟮恼Z言Python想必并不陌生，作為繼Perl之后最知名，且一直持續(xù)保持著版本 更新的腳本語言
遇到此類問題，我第一個想到的是去打印一些log看看，比如設(shè)置定時打印，調(diào)高UVM打印級別等。
Vivado調(diào)用Questa Sim仿真中存在的一些問題
首先說明一下Modelsim與Questa Sim都可以與Vivado聯(lián)調(diào)，也比較相似，但是Questa Sim比Modelsim功能更加廣泛
Tkinter（即 tk interface，簡稱“Tk”）本質(zhì)上是對 Tcl/Tk 軟件包的 Python 接口封裝，它是 Python 官方推薦的 ...
今天推出Xilinx已發(fā)布的《Vivado使用誤區(qū)與進階》系列：用TCL定制Vivado設(shè)計實現(xiàn)流程。
換一批
編輯推薦廠商產(chǎn)品技術(shù)軟件/工具OS/語言教程專題
| 電機控制 | DSP | 氮化鎵 | 功率放大器 | ChatGPT | 自動駕駛 | TI | 瑞薩電子 |
| BLDC | PLC | 碳化硅 | 二極管 | OpenAI | 元宇宙 | 安森美 | ADI |
| 無刷電機 | FOC | IGBT | 逆變器 | 文心一言 | 5G | 英飛凌 | 羅姆 |
| 直流電機 | PID | MOSFET | 傳感器 | 人工智能 | 物聯(lián)網(wǎng) | NXP | 賽靈思 |
| 步進電機 | SPWM | 充電樁 | IPM | 機器視覺 | 無人機 | 三菱電機 | ST |
| 伺服電機 | SVPWM | 光伏發(fā)電 | UPS | AR | 智能電網(wǎng) | 國民技術(shù) | Microchip |
| Arduino | BeagleBone | 樹莓派 | STM32 | MSP430 | EFM32 | ARM mbed | EDA |
| 示波器 | LPC | imx8 | PSoC | Altium Designer | Allegro | Mentor | Pads |
| OrCAD | Cadence | AutoCAD | 華秋DFM | Keil | MATLAB | MPLAB | Quartus |
| C++ | Java | Python | JavaScript | node.js | RISC-V | verilog | Tensorflow |
| Android | iOS | linux | RTOS | FreeRTOS | LiteOS | RT-THread | uCOS |
| DuerOS | Brillo | Windows11 | HarmonyOS |
關(guān)注我們的微信
下載發(fā)燒友APP
電子發(fā)燒友觀察
版權(quán)所有 ? 湖南華秋數(shù)字科技有限公司
長沙市望城經(jīng)濟技術(shù)開發(fā)區(qū)航空路6號手機智能終端產(chǎn)業(yè)園2號廠房3層（0731-88081133）
電子發(fā)燒友 （電路圖） 湘公網(wǎng)安備43011202000918
工商網(wǎng)監(jiān)
湘ICP備2023018690號-1
