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      標簽　>　verilog

      verilog

      +關(guān)注28人關(guān)注

      Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

      文章：687個 瀏覽：109996次 帖子：926個

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      2021-08-17 標簽：振蕩器Verilog阻塞 6352 0

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      　verilog實現(xiàn)加法器，從底層的門級電路級到行為級，本文對其做出了相應(yīng)的闡述。

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      2020-11-26 標簽：以太網(wǎng)交換機Verilog 2321 0

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      2020-11-20 標簽：fpgaVerilog模擬信號 5428 0

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      2020-11-18 標簽：Verilog數(shù)字電路 1.7萬 0

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      2020-11-13 標簽：寄存器Verilog編程語言 1.0萬 0

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      《迢迢牽牛星》 （南北朝）蕭統(tǒng) 迢迢牽牛星，皎皎河漢女。 纖纖擢素手，札札弄機杼。 終日不成章，泣涕零如雨。 河漢清且淺，相去復(fù)幾許？ 盈盈一水間，脈脈...

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      本文主要闡述了verilog中端口的三種類型及verilog語言入門教程。

      2020-08-27 標簽：Verilog端口 1.1萬 0

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      2020-08-27 標簽：VerilogVerilog HDL 2478 0

      vhdl轉(zhuǎn)換為verilog_VHDL和Verilog誰更勝一籌

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      今天給大家分享一個VHDL和Verilog的工具。很多新手初次學(xué)習FPGA都曾遇到過一個問題：是學(xué)Verilog OR VHDL？

      2020-08-25 標簽：Verilogvhdl 6723 0

      什么是組合邏輯電路 如何使用verilog描述組合邏輯電路

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      邏輯電路在任何時刻產(chǎn)生的穩(wěn)定的輸出信號僅僅取決于該時刻的輸入信號，而與過去的輸入信號無關(guān)，即與輸入信號作用前的狀態(tài)無關(guān)，這樣的電路稱為組合邏輯電路。

      2020-08-08 標簽：邏輯電路Verilog 5804 0

      利用Verilog硬件描述語言實現(xiàn)DVB－H系統(tǒng)載波同步的設(shè)計方案

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      多數(shù)手機電視標準采用了OFDM 技術(shù)，但對于OFDM信號，載波頻偏將破壞信號子載波問的正交性，引入載波間干擾．一個小的頻偏就可能導(dǎo)致SNR的降低，所以，...

      2020-07-27 標簽：芯片仿真verilog 3935 0

      在沒有綜合工具情況下，如何設(shè)計數(shù)字電路？

      雖然在FPGA中，利用綜合工具來可以將VHDL或者Verilog代碼轉(zhuǎn)化成電路。但是作為FPGA工程師而言，在沒有綜合工具的情況下，如何設(shè)計出數(shù)字電路呢...

      2020-06-17 標簽：fpgaVerilog數(shù)字電路 3182 0

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        Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風標電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機及外圍器件。
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        靜電防護
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        FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。
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        面包板是由于板子上有很多小插孔，專為電子電路的無焊接實驗設(shè)計制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
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        +關(guān)注
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