基于verilog的FPGA編程經(jīng)驗(yàn)總結(jié)

用了半個多月的ISE，幾乎全是自學(xué)起來的，碰到了很多很多讓人DT好久的小問題，百度也百不到，后來還是都解決了，為了盡量方便以后的剛學(xué)ISE的童鞋不再因?yàn)?..

2017-02-11 標(biāo)簽：FPGAverilog 1463 0

淺談VHDL/Verilog的可綜合性以及對初學(xué)者的一些建議

最近在寫代碼的時(shí)候總是在思考，我寫的這個能被綜合嗎？總是不放心，或是寫完了綜合的時(shí)候出問題，被搞的非常煩惱，雖然看了一些書，比如對組合邏輯用阻塞賦值，時(shí)...

2017-02-11 標(biāo)簽：VerilogHDLVHDL 6726 1

verilog語言實(shí)現(xiàn)任意分頻

原文出自：分頻器是指使輸出信號頻率為輸入信號頻率整數(shù)分之一的電子電路。在許多電子設(shè)備中如電子鐘、頻率合成器等，需要各種不同頻率的信號協(xié)同工作，常用的方法...

2017-02-11 標(biāo)簽：分頻器verilog電子電路 1.4萬 0

cordic算法verilog實(shí)現(xiàn)（復(fù)雜版）

module cordic (clk,rst_n,ena,phase_in,sin_out,cos_out,eps); parameter DATA_W...

2017-02-11 標(biāo)簽：verilogcordic 4334 0

cordic算法verilog實(shí)現(xiàn)（簡單版）

cordic算法verilog實(shí)現(xiàn)（簡單版）(轉(zhuǎn)載）module cordic(clk, phi, cos, sin); parameter W = ...

2017-02-11 標(biāo)簽：verilogcordic 3246 0

按鍵消抖的原理和基于verilog的消抖設(shè)計(jì)

按鍵開關(guān)是各種電子設(shè)備不可或缺的人機(jī)接口。在實(shí)際應(yīng)用中，很大一部分的按鍵是機(jī)械按鍵。在機(jī)械按鍵的觸點(diǎn)閉合和斷開時(shí)，都會產(chǎn)生抖動，為了保證系統(tǒng)能正確識別按...

2017-02-11 標(biāo)簽：verilog 2.3萬 0

Verilog HDL語言的文件調(diào)用問題：include使用方法介紹

本文簡單介紹在使用Verilog HDL語言時(shí)文件的調(diào)用問題之include使用方法介紹及舉例說明，詳見本文...

2013-01-24 標(biāo)簽：Verilog源代碼預(yù)處理 6772 0

基于Verilog計(jì)算精度可調(diào)的整數(shù)除法器的設(shè)計(jì)

除法器是電子技術(shù)領(lǐng)域的基礎(chǔ)模塊，在電子電路設(shè)計(jì)中得到廣泛應(yīng)用。目前，實(shí)現(xiàn)除法器的方法有硬件實(shí)現(xiàn)和軟件實(shí)現(xiàn)兩種方法。硬件實(shí)現(xiàn)的方法主要是以硬件的消耗為代價(jià)...

2012-05-24 標(biāo)簽：Verilog精度可調(diào)整數(shù)除法器 1987 0