信號層考慮阻抗匹配，選用單線阻抗為50ω，差分線阻抗為100ω。通過candence allegro pcb si gxl軟件的layout cross section來設計。考慮到機械尺寸匹配和物理承重等因素，整板厚度設計為2.1mm，并成對安排平面。該軟件能夠根據設置fr4介質和銅箔的厚度，確定單線50ω阻抗和差分線100ω阻抗的各層走線寬度。

　　4 建模仿真

　　在確定完地平面和疊層后，就可以進行建模和仿真。對于一個復雜的系統來說，對所有的信號進行仿真是不可能也是做不到的。提高系統性能的關鍵在于對某些特殊信號的仿真，做到在制板前能夠定量的了解和改善這些信號狀況，從而提高整個系統的性能。

　　接收機中的fpga采用片外sdram存儲，時鐘頻率為100mhz。sdram模塊的時鐘線、地址線和數據線必須做仿真。由于數字總線采用64位寬，因此選用4片16bit的sdram芯片。

　　首先通過網上下載fpga stratix2和sdram pc256_sdr的ibis文件庫，將芯片資料導入工具后建立的模型如圖3所示。其中u35為fpga芯片，u36、u37、u38和u39為sdram芯片。對應的tl1、tl2、tl3、tl4和tl5默認為pcb板上曼哈頓長度的微帶線。

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　　圖3 ibis模型線路圖

　　首先對時鐘線進行仿真，如圖4可以看到當r206選為0歐姆電阻或者不使用匹配電阻時，此時的傳輸線特性阻抗為連續的50歐姆，阻抗不匹配，仿真的波形有反射且造成較大的失真。

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　　圖4 阻抗不連續波形圖

　　根據上面提到的傳輸線反射理論，當傳輸線阻抗不發生變化時，反射系數為0，因此將電阻r206阻值改為50歐姆后得到如圖5所示。

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　　圖5 阻抗連續波形圖

　　由此可見，當傳輸線匹配的情況下，信號完整性很好，反射幾乎為0。