摘    要：本文提出了一種基于FPGA的寬帶中頻數字接收機的實現方法。

引言

在現代通信系統中，人們提出了各種各樣的全數字調制解調方案，全數字接收機的研究則是其中的關鍵，其中正交解調技術由于可以實現信號相位和幅度信息的提取，因而越來越受到廣泛的應用。

與其它幾種解調方式相比QPSK調制方式抗噪聲性能好，功率頻譜段占用少，數據傳輸率高，是一種較好的調制方式。對于寬帶、高載頻的QPSK調制信號，如果用信號最高頻率兩倍以上的時鐘采樣，現有的器件根本無法滿足要求，所以必須采用欠采樣技術，降低系統對ADC器件和信號處理器件的性能要求。

現在大規模集成電路設計已經發展到在一片芯片上集成一個復雜系統的規模，所以單模塊、單芯片的接收機不僅是可實現的，而且是一種必然趨勢。用軟件實現接收機解調功能并利用高速FPGA芯片，可以把整個接收機解調部分用單芯片實現；通過修改軟件，可以改變接收機的功能，而且由于在軟件、硬件上都是一個模塊，可以方便的進行功能擴展以及與其它系統連接，這也符合軟件無線電的思想。基于以上原因，在此提出一種單芯片FPGA實現的寬帶中頻數字接收機系統。

圖1   中頻數字接收機

圖2   NCO結構圖

圖3   解調器軟件實現

系統結構

該接收機實現對載波頻率70MHz、數據率9.856Mbps、最大載波頻偏±80kHz的QPSK調制信號解調。接收的調制信號經過AGC和帶通濾波器，通過高速ADC中頻采樣，數字信號送FPGA實現解調功能(見圖1)。

由于接收信號是高載頻、帶通信號，所以必須采用欠采樣技術。對于本系統，信號載頻70MHz、帶寬約10MHz，則

fh=n·B+k·B

其中B是帶寬,這里取10MHz,n=7,k=0.5根據采樣定理，采樣最低頻率為：

fs=2B(1+k/n)

大約等于21.4MHz。采樣頻率的選擇要考慮兩個因素：一是要滿足帶通信號的抽樣定理，抽樣后頻譜不能發生混疊；二是采樣后的數據率要滿足后級處理的要求。對于本系統采樣頻率選40MHz，采樣后信號頻譜會鏡像到以10MHz為中心帶寬10MHz的頻段上。

A/D變換后數字信號直接進FPGA完成解調，提取調制數據。由于采用全數字解調方式，I、Q兩路數字混頻器和濾波器的特性完全一致，避免了模擬解調時由于模擬器件特性的一致性和穩定性不理想而導致的I、Q通道間幅度不平衡及相位正交誤差較大的現象。對于采用相干解調的接收機，由于接收到的調制信號通常會有多普勒頻移和載波頻差，所以解調性能的好壞主要取決于載波恢復和時鐘提取的精度。

載波恢復電路采用數字COSTAS環，它將載波提取和解調結合起來，在提取載波的同時完成解調功能。這種環路具有矩形的鑒相特性，具有較小的靜態相差和較大的鎖定帶寬；同時，其鑒相特性有四重相位模糊度，所以必須在調制時增加絕對/相對碼變換電路，解調時加上相對/絕對碼變換電路克服相位模糊。載波恢復電路中的核心是本地振蕩源的產生，在數字電路中采用數控振蕩源(NCO)產生本地載波，NCO(見圖2)頻率捷變速度快、相對帶寬很寬、頻率分辨率高，能輸出完全正交的兩路載波。

NCO的輸出頻率為：

fnco=DF·fclk/2π=FCW·fclk/2a

其中FCW是頻率控制字，a是頻率控制字字長，fclk是時鐘頻率。

時鐘提取(位同步)采用超前-滯后數字鎖相環電路，輸入相位基準與本地參考時鐘n次分頻后的相位脈沖進行相位比較，產生超前或滯后脈沖，在控制電路作用下調整碼元同步脈沖的相位。調整的原理是當參考相位脈沖超前于輸入相位基準時，相位比較器輸出超前脈沖，觸發扣除門扣除一個脈沖，參考相位脈沖的相位就推后1/n周期；相反，當參考相位脈沖滯后于輸入相位基準時，相位比較器輸出滯后脈沖觸發添加門添加一個脈沖，參考相位脈沖的相位就提前1/n周期。經過反復調整相位，即實現碼元同步，產生位同步時鐘。

完成載波恢復、時鐘同步后，進行碼元的取樣判別、相對碼/絕對碼變換以及并/串轉換，最終，輸出解調數據。

軟件接收機及硬件實現

在現代電子設計中，為了縮短設計周期，電子設計自動化(EDA)逐漸成為項目設計成敗的關鍵。Quartus  II是Altera公司提供的FPGA開發平臺，集成了編輯、仿真、綜合、芯片編程等FPGA開發所需全部工具，配合其他系統級仿真軟件，可以大大縮短系統設計周期。FPGA芯片采用Altera公司的EP1S10系列，具有豐富的內部資源和齊全的外部接口。

綜合后芯片主要資源占用如表1。

軟件實現過程中，最關鍵的是要正確、有效的實現高速、復雜的組合邏輯和時序邏輯電路，用可綜合的硬件描述語言程序實現系統功能。由于解調部分全部在FPGA中完成，整個系統只需要一片FPGA芯片和相應的配置芯片以及A/D轉換器、模擬濾波器、射頻處理電路再加上電源供給電路和信號輸出接口，硬件結構非常簡單。

系統仿真及實測結果

圖4是系統在載波頻差+20KHz時仿真結果，圖5是系統硬件實測時I、Q兩路在示波器上顯示的解調結果。

結語

經過實際硬件測試，各功能模塊工作正常，接收機完全滿足系統設計要求；而且系統結構簡單、功耗低、調試方便。隨著大規模集成電路設計技術的不斷發展，高速數字信號處理器的產生以及高效EDA工具的應用，復雜系統的模塊化集成將會越來越容易。■

圖4   系統仿真結果

圖5   I、Q解調實測結果