UART的概念

通用異步收發傳輸器，通常稱作UART，是一種異步收發傳輸器。是異步通信協議。特性：兩根線，全雙工，異步通信，速度較慢。也就是一根發送數據，一根接收數據，并且 電平邏輯是時間的函數。 發送和接收一個bit都有固定的寬度，也就是只有等于這個時間寬度時才認為是1bit。為了約定時間寬度，就誕生了比特率的概念： 表示1s信號可以傳輸N bit的數據 ，單位bps=bit per second。比如，9600bps = 1s發送或接收9600 bit數據，那么1bit數據時間寬度也就是1/9600 s。

常見比特率——9600bps 19200bps 38400bps 57600bps 115200bps

什么是RS232

RS232是物理層的電氣接口要求。是一種接口標準。uart可以使用rs232物理層來通信。總的來說，對于一項通信任務，通信協議可以使用UART協議，而UART協議可以通過COM端口來實現硬件連線，此協議下的傳輸方式可以選用RS232或者RS485等。

UART協議格式

信號線上空閑的時候為高電平，當出現下跳到低電平的時候表示數據的起始位，接著是先發送低位（LSB）后發送高位（MSB）的數據流，尾部可加奇偶校驗位，最后加停止位，停止位長度可以定義。本例實現無奇偶校驗位，1bit停止位，波特率9600~115200可改變。

多幀發送結構如下：

代碼實現解釋

發送和接收準確的說就是用一個計數器作為狀態機，計數器到每個特殊的計數值的時候發送1bit固定數據。代碼注釋都有，大家可以仔細看看。里面用到了狀態機，邊沿捕獲技術這兩個操作都是最基本的，大家仔細閱讀代碼的話會有收獲的！

下面是我的仿真結果波形：

測試tb里面有對輸出波形檢測的代碼，可以不用看波形知道結果是否正確，打印的測試結果如下：

強烈建議：

tb最好能能夠輸出一個信號讓你能夠一眼看出對與錯不用看波形去判斷，這樣既節省精力，代碼更改后也不用重復去看波形，可維護性也提高了。

verilog理解技巧

接下來給大家講講代碼風格和常見的理解代碼的方法。

正確性，他代表能夠在某芯片上實現需要的功能

可測試性，要能讓tb和上板的時候比較方便的看出模塊運行結果對錯

可讀性，能夠讓人比較清晰的看明白模塊實現的功能，多加注釋就是技巧之一

可維護性，這一點里面包含了可讀性，可讀性不好，可維護性也就不好，除了可讀性影響維護成本以外，參數化也是影響維護性的一個重要因素，改一個參數和改一片數字大家應該知道哪個頭疼，尤其是你忘了這些數是干嘛的時候。

assign語句不要認為是連續賦值，要看做是從A連接了一根導線到B，A可以是寄存器也可以是wire，但是B只能是wire，因為assign只是連線，沒法產生觸發器，同時連線是單向的，因為FPGA內部布線路由就是“單行道”。

比如assign a = b；表示把a和b連上，并且信號只能從b傳遞到a。

always@（）不要理解為括號里任何信號變化都會引起always內部語句的觸發，要理解為產生一段組合邏輯電路，因為已經涵蓋了所有信號，所以也不用擔心漏掉。比如always@（ ）begin a = b & c ; a1 = a;end 表示產生了兩個組合邏輯，第一個是a信號通過b和c與產生，第二個是a1通過a產生，不要把阻塞式賦值理解為先執行前面一句再執行后面一句，要理解為信號經過了a = b & c電路再到a1 = a電路，要看信號流的順序不要看語句的先后。比如always@（ ）begin a1 = a; a = b & c ; end和上面產生的電路是一樣的。阻塞語句原本就是為了描述組合邏輯的信號流順序的，因為組合邏輯里面，輸入信號必然一層層經過邏輯門傳遞，最終完成邏輯運算。電路如下：

同理always@（posedge clk）要理解為產生了一個時序電路。比如，always@（posedge clk）begin a<= b & c ; a1 <= a; end表示產生了兩個時序電路，第一個電路是時鐘上升沿到來，b與c立馬賦值給寄存器a，第二個電路是上升沿到來a立馬賦值給a1。電路圖如下：

和組合邏輯的區別就是a是b&c上一次的計算結果，a1是a上一次的計算結果，都慢了一拍，因為中間加了一個寄存器。強烈推薦寫verilog的時候組合邏輯全部用=，時序邏輯全部用<=，因為這樣能夠讓你很明確的知道自己在設計什么，混用的話你根本不知道編譯器會綜合成什么樣子，lattice的編譯器對混用還會報錯。所以要用機器的思維去理解代碼，當你摸不準機器的思路的時候就不要想當然。