在0. 18μm CMOS工藝中， Vt 典型值為500 mV，因此用反相器作為跨導電路的混頻器只適用于1 V以上的電源電壓。為了使混頻器能滿足更低的電壓，在M1 和M2 之間增加隔直電容Cd ，M1 和M2 管偏置分開，如圖2 ( d) 。這種結構稱為交流耦合互補跨導。假設Vrfdcn為M1 的偏置電壓， Vrfdcp為M2 的偏置電壓，則電源電壓的最小值Vdd，min = Vovn + Vovp + 2Vt+Vrfdcp - Vrfdcn ，可見，在Vrfdcn >Vrfdcp時， Vdd，min比常規反相器更小，適用于更低的工作電壓。

1. 3　性能分析

1. 3. 1　增益

假設本振信號LO為理想方波信號， 則該混頻器(如圖1)的增益可表示為:

gm n是M1 和M2 的跨導， gm p是M3 和M4 的跨導， R 即負載電阻RL 的值。因為開關管的漏極電流很小，所以負載電阻值可以適當增加，由式( 1)知，混頻器的增益將隨之提高。值得注意的是， 增大負載電阻值的同時必須保證節點A 的直流電壓足夠使得M1 和M2 工作在飽和區。

1. 3. 2　噪聲系數

假設本振信號為理想方波信號，并考慮鏡像頻率的影響，噪聲系數的表達式為：

?

RS 為源阻抗， RL 為負載電阻值， 系數γn 對長溝道晶體管來說等于2 /3，對于亞微米MOSFET，γn 的值較大。由式(2)知，只要選擇合理的偏置電壓Vrfdcn、Vrfdcp和M1～M4的寬長比， 噪聲系數隨著跨導的增加而減小。

1. 3. 3　線性度

如果節點A (見圖1)的電壓過高，開關管將會關斷。也就是說，如果M1 和M3 的電流很大，M1 和M2的輸出端電壓也增大，這樣就會關斷開關管M7 和M6或者M5 和M8。開關管進入線性區，影響混頻器的線性度，所以降低節點A 的電壓，并讓開關管遠離線性區 ，即Vgs≈Vth ，能提高混頻器的線性度。

2　電路仿真

該混頻器設計基于SM IC 0. 18 μm標準CMOS工藝，用Advanced Design SySTem軟件進行電路設計與仿真。電源電壓1. 2 V; RF頻率為2. 5 GHz，功率為- 30 dbm; LO頻率為2. 6 GHz，本振信號的電壓擺幅VLO = 600 m Vpp。

圖3是三階交調點( IIP3)隨本振功率變化曲線，在本振功率為0 dBm時， IIP3達到最大值3. 857dBm。當本振功率大于或小于0 dBm時， IIP3都會急劇下降。圖4是噪聲系數(NF)和轉換增益(Con2version Gain)隨本振功率變化曲線，本振功率為- 3dBm時，噪聲系數達最小值4. 982 dB，本振功率為- 5 dBm時，轉換增益達到最大值11. 23 dB。考慮到混頻器的整體性能，必須采取折衷，所以選擇本振功率為0 dBm，此時，噪聲系數為5. 257 dB，轉換增益為9. 787 dB。圖5是當本振功率為0 dBm時，噪聲系數隨輸出頻率變化曲線，噪聲系數隨著輸出頻率的增加不斷減小，在輸出頻率為100 MHz時，噪聲系數為5. 257 dB。

?

圖3　IIP3隨本振功率變化曲線。

圖4　NF與轉換增益隨本振功率變化曲線。

圖5　NF隨輸出頻率變化曲線。

圖6是該折疊混頻器的版圖，該版圖用CadenceVirtuoso Layout editor進行設計及優化。RF輸入端的匹配網絡與IF輸出端的buffer都集成在了片內，版圖面積556μm ×966μm。

圖6　折疊混頻器版圖。

表1是本文設計的折疊混頻器整體性能的仿真結果，并與其他發表的論文做了比較，可以看出該混頻器具有高線性度，低噪聲的優點。

表1　混頻器性能總結與比較

3　總結

本文采用交流耦合互補跨導級成功設計了一種適用于低電源電壓下工作的折疊混頻器。仿真結果表明，該混頻器具有高線性度、低噪聲的優點。