數(shù)字革命通過改造人們與周圍世界的關(guān)系已經(jīng)改變了我們通信、工作和旅行的方式。數(shù) 字化電子設(shè)備通過支持由各種便攜式、可訪問的交互式通信媒體構(gòu)成的巨大網(wǎng)絡(luò)已經(jīng)改 造了我們的世界。然而，數(shù)字技術(shù)大有前途的優(yōu)勢只有當(dāng)它和模擬技術(shù)的能力一樣好時 才能體現(xiàn)出來，以便忠實地將由“1”和“0”表示的數(shù)字語言還原為原始的模擬信號。

數(shù)字革命的進步一直遵循摩爾定律——芯片中的晶體管數(shù)目每18 個月翻一番。而模擬 技術(shù)遵循的則是墨菲定律來表述——如果可能出現(xiàn)任何錯誤的話，那么，一定是定律本 身的錯誤。模擬技術(shù)以更為有規(guī)律的步調(diào)發(fā)展，支配其發(fā)展的不是工藝的增強，而是在 電路和物理晶體管建模中的創(chuàng)新。這些技術(shù)創(chuàng)新從多個維度逐步提高性能、降低功耗和 提高集成度。

集成趨勢和靈巧劃分案例

集成趨勢是隨著產(chǎn)量和系統(tǒng)成熟程度而變化的；在許多情況下，系統(tǒng)的認可和單位產(chǎn)量 絕不能證明經(jīng)過多輪改進的開發(fā)是正確的。在其它一些諸如基站、儀器儀表和軍事的應(yīng) 用中，嚴格的性能要求導(dǎo)致必須采用分立方案實現(xiàn)。在有些情況下，例如用戶普遍認可 的蜂窩和Wi-Fi 網(wǎng)絡(luò)，競爭壓力迫使不斷降低成本。由于技術(shù)的部署成本越來越昂貴（例 如掩模工藝、測試工具和工程成本），從而需要回報來支撐相關(guān)研發(fā)投資的增加。同時， 競爭壓力迫使公司在標(biāo)準(zhǔn)生命周期的早期大量投資。如果市場已經(jīng)起飛，而一個公司的 芯片組還沒有準(zhǔn)備好，那么其結(jié)果可能是非常可怕的。

事實上，為了確保當(dāng)市場起飛時一切都準(zhǔn)備好，企業(yè)不得不做前期投資，而且這種投資 金額越來越高；與此同時，客戶要求他們的供應(yīng)商提供越來越高的性能。如何從當(dāng)今復(fù) 雜的通信系統(tǒng)所要求的研發(fā)投入中獲得可接受的回報成為一個非常棘手的問題。根據(jù) SoC 的復(fù)雜程度——90nm 線寬制造工藝所需的開發(fā)成本可以很容易就達到1 千萬到2 千 萬美元，有時甚至更高。一個新設(shè)計的成功與否取決于對其IP 頗有價值的市場的認知， 以及后續(xù)各階段為滿足用戶需求的合作伙伴的選取。能夠全面解決各方面系統(tǒng)開發(fā)問題 的公司越來越少。然而，重點放在性能成本、上市時間和資金回報卻是最根本的要求。

對于新興的通信應(yīng)用（例如WiMAX），第一代系統(tǒng)通常已經(jīng)采用多芯片IC 進行開發(fā)。媒體 訪問控制器（MAC）和調(diào)制解調(diào)器部分可采用FPGA 和現(xiàn)成的DSP；射頻（RF）部分通常采用 分立元件，例如LNA、混頻器和頻率合成器，使用ADC 和DAC 橋接模數(shù)之間的鴻溝。隨 著產(chǎn)量增加，數(shù)字邏輯各部分經(jīng)常被集成到一塊特定的ASIC 上，在某些情況下，為了 與高集成度的RF 解決方案一起使用，ADC/DAC 也被集成到數(shù)字ASIC 上。對于尺寸受限 制的其它應(yīng)用，例如手機和USB 軟件狗，模擬和數(shù)字功能模塊需要被集成在一起，或者在一個系統(tǒng)中采用多芯片模塊封裝，或者采用單芯片。有許多不同的方法可以用來減小 芯片面積和降低成本，而現(xiàn)在的發(fā)展趨勢是隨著產(chǎn)量的上升、芯片面積和成本下降。在 某些情形下，成本為王，甚至可以犧牲RF 性能（例如，一些WLAN 消費應(yīng)用），盡管用戶 可能沒有認識到這一點。而在另一些情形下，芯片面積是關(guān)鍵，所以功能的集成度是驅(qū) 動力。

成功的秘訣不止一條。各個企業(yè)憑借許多不同的集成方法和降低成本策略已經(jīng)取得了成 功。顯然，開發(fā)方案的選擇必須使電子材料成本（eBOM）、封裝尺寸和上市時間最小。系 統(tǒng)劃分的靈巧設(shè)計對取得成功起到重要作用。

傳統(tǒng)劃分方法：上市時間風(fēng)險

將混合信號電路集成到一顆數(shù)字ASIC 上會帶來許多實現(xiàn)難題，并且產(chǎn)生上市時間問題， 更重要的是給產(chǎn)品帶來了收益時間風(fēng)險。即使混合信號內(nèi)核已經(jīng)單獨得到驗證，其性能 卻取決于集成環(huán)境。其中電源布線、寄生電容和工藝變化——這些對于純數(shù)字芯片并不 重要的問題——現(xiàn)在都變得格外重要。

從經(jīng)過FPGA 驗證的純數(shù)字設(shè)計到流片生產(chǎn)需要2~6 個月的時間，主要取決于復(fù)雜度、 設(shè)計流程和自動化工具。另一方面，完成混和信號設(shè)計到首次流片所需要的時間是數(shù)字 設(shè)計的三倍——假設(shè)模擬內(nèi)核是現(xiàn)成的且所選擇的制造工藝適當(dāng)且經(jīng)過驗證。由于信號幅度處于微伏范圍的模擬電路對數(shù)百萬個晶體管開關(guān)所產(chǎn)生的噪聲特別敏感，所以需要 特別關(guān)注并進行多次設(shè)計和布線檢查，從而增加了流片生產(chǎn)周期和提供樣片的時間。

問題并非無法克服。有多種方法可以用來減輕電路中的相互干擾，但這些方法都需要精 心設(shè)計定制的掩模版圖，它需要工程時間和資源。當(dāng)然需要開發(fā)一套完整的可能超出工 程團隊能力范圍的新的核心能力。

*估板的設(shè)計和布線也對器件的混合信號部分的性能有著重要影響。在參考設(shè)計板上的 模擬I/O 對外部噪聲很敏感，所以設(shè)計的混合部分的電源布線需要高度隔離。除去模擬 I/O 會使噪聲耦合問題減到最小，此外，可以解決來自不同廠家提供的模擬內(nèi)核（例如， RF 芯片和混合信號轉(zhuǎn)換器內(nèi)核）的接口問題。例如，一些現(xiàn)有的ADC 內(nèi)核推薦采用一個 分立5V 運放驅(qū)動緩沖器，以達到產(chǎn)品使用說明中規(guī)定的性能。對于采用更小線寬（例如 130nm 或90nm）工藝制造的調(diào)制解調(diào)器，當(dāng)使用不同廠商的RF 芯片時，必須減少信號擺 幅和共模電平并加以匹配。這些附加的考慮還需要寶貴的工程資源。

為了爭奪市場份額，在市場上屈居第二通常意味著必須大幅度削減產(chǎn)品價格。如果選擇 純數(shù)字或FPGA 設(shè)計流程則可以把產(chǎn)品大規(guī)模生產(chǎn)的時間縮短6~12 個月。

獲得功能正常的硅片僅僅是第一步——把混合信號IC 投入生產(chǎn)卻面臨其自身的挑戰(zhàn)。 混合信號電路對一些工藝變化很敏感，例如門限、泄漏、材料電阻和其它工藝參數(shù)。通 常，隨著混合信號的性能降低，系統(tǒng)性能也將隨之降低。 對于大規(guī)模生產(chǎn)的產(chǎn)品市場，具備多個制造基地的生產(chǎn)能力是確保及時供貨和最優(yōu)化成 本的根本保證。相對于數(shù)字設(shè)計對制造廠的選擇時無所謂而言，而將混合信號電路的生 產(chǎn)轉(zhuǎn)移到不同的制造廠則是很花費時間的，而且可能需要大面積的重新設(shè)計和優(yōu)化技 能。將資源與不同制造商的制造流程整合在一起通常是很困難的，盡管這些資源在其它 地方卻都用得很好。