0 引言

隨著光纖通信技術的飛速發(fā)展，路由器的數據處理速度成為網絡通信的主要瓶頸，交換矩陣作為核心路由器的重要組成部分則嚴重制約了路由器的傳輸速率。目前核心路由器交換結構使用較多的有共享內存和Crossbar兩種。共享內存結構通過共享輸入和輸出端口存儲器件，減少了對總體存儲空間的需求。共享內存結構相對簡單，交換效率可根據需求不斷優(yōu)化。共享內存交換結構的交換性能取決于共享內存的存取速率，可擴展性較差，尤其當板卡端口數量較多時，交換效率有所下降。

Crossbar是一種嚴格的非阻塞交換結構，輸入／輸出之間可建立多條通路。Crossbar采用連接式，即N×N的交叉矩陣。Crossbar使用調度器，根據各輸入點相關的信息，運算調度算法得到輸入和輸出之間的一個匹配，并配置相應交叉點。調度器的效率非常關鍵，決定了Cross bar的交換速率，因此調度算法必須高度完善。但Crossbar同樣存在擴展性的問題，即交換矩陣的交叉點會隨著輸入／輸出數量的增多呈指數增長。為維持無阻塞交換，需不斷完善和改進調度算法，代價是開發(fā)的技術成本越來越高，核心交換芯片的面積也越來越大。另外，Cross bar也同樣不能避免排隊仲裁，傳輸效率受到一定影響和限制。但相比共享內存結構，Crossbar效率和擴展性都比較好，目前大部分高端路由器都使用Crossbar交換結構。

基于靜態(tài)隨機存儲器（SRAM）的交換矩陣輸入端口虛擬輸出隊列（VOQ）的設計同時結合了共享內存和Crossbar兩種交換方式的優(yōu)點，將輸入端口中的數據緩沖區(qū)移至片外，用高效地調度算法對虛擬輸出隊列進行調度，可以有效的減小核心交換芯片的面積，并提高數據報文的讀取速率。

1 系統(tǒng)總體設計

由于核心路由器交換矩陣硬件實現簡單，已經在越來越多的ATM交換機和高性能路由器中使用。當輸入端口使用單一的FIFO排隊機制時，HOL（Head of Line）阻塞使得開關吞吐率最多只能利用58％，因此，在目前輸入緩沖的交換設備中，輸入端口一般采用VOQ虛擬輸出隊列技術，即每個輸入端口為到達不同輸出端口的信元設置不同的FIFO隊列。虛擬輸出隊列技術的采用消除了HOL阻塞。

核心路由器交換矩陣主要由三個模塊組成，即調度模塊，輸入模塊，輸出模塊。調度模塊主要用來分析輸入端口的緩存數據報文的目的地址，根據輸入端口各個虛擬輸出隊列的調度請求，使用iSLIP調度算法8控制輸入端口與輸出端口之間的連接，防止隊列的鏈頭阻塞。輸入模塊主要是用來將從線卡上接收的數據報文存入不同的基于SRAM的虛擬輸出隊列，同時向調度器發(fā)出調度請求，當接收到調度指令后，將報文發(fā)往輸出端口。輸出模塊是用來接收輸入端口發(fā)來的數據報文，并將其重新組合成完整的數據包發(fā)送出去，同時給調度器一個反饋指令，交換矩陣的系統(tǒng)框圖如圖1所示。

2 VOQ虛擬輸出隊列設計

影響Crossbar交換效率的因素主要是輸入排除鏈頭阻塞問題和調度算法的選擇。輸入排隊鏈頭阻塞問題的解決方案就是采用給每個輸入到輸出建立一個虛擬緩沖隊列的輸入排隊交換內核的體系結構，基本思想是每一個輸入端口在其輸入緩沖器中為每一個輸出端口保存一個先進先出（FIFO）隊列。對于8×8的交換結構，共有8×8個VOQ。到達輸入端口的信元按照它的輸出端口，置入相應的VOQ隊列中。在每個交換時隙，調度器調度所有VOQ，使得每一個輸出端口只有一個VOQ接受服務，然后發(fā)送其最前端的分組，不僅消除了由FIFO隊列造成的鏈頭阻塞，更不用考慮設置加速比問題，VOQ的具體結構如圖2所示。

VOQ方式將目的輸出端口不同的信元放在不同的隊列中緩存，因此發(fā)往不同輸出端口的信元相互不存在HOL阻塞。在某些調度算法下，VOQ方式可100％獲得交換開關的利用率。目前Cisco GSR12000，BBNMGR等路由器都采用VOQ方式組織輸入隊列。消除HOL阻塞后，交換開關仍存在另外兩種阻塞，即輸入端口阻塞和輸出端口阻塞。由同一輸入端口不同VOQ隊列中的信元競爭輸入端口而產生的阻塞稱為輸入端口阻塞，由不同輸入端口的信元競爭同一輸出端口而產生的阻塞稱為輸出端口阻塞。調度器根據各輸入端口VOQ隊列的狀態(tài)決定Crossbar內部的拓撲關系，從而解決上述兩種阻塞。系統(tǒng)主要由交換陣列、調度器、輸入控制器、輸出控制器和SRAM組成。輸入控制器從線卡接收信元，根據其目的端口號將其存入雙端口SRAM中，每個輸入端口共8個隊列，分別存放發(fā)往不同輸出端口的信元。輸入端口控制器根據隊列的空滿情況向調度器發(fā)出請求。調度器根據各輸入端口的請求公平地分配輸出端口，并將調度結果傳送到Crossbar交換陣列和各輸入／輸出控制器。輸入端口控制器接收到調度結果后，從相應的VOQ隊列取出一個信元送交換陣列交換。同時輸出端口控制器根據調度結果，將接收的信元放入相應的輸出端口寄存器中。若輸出接口控制器檢測到寄存器中有重組完畢的報文，將報文發(fā)往相應的線卡中。

3 輸入端口設計

調度算法的選擇和輸入排隊鏈頭阻塞問題是影響交換矩陣交換速率的關鍵因素。i-SLIP調度算法的硬件實現比較簡單，并且支持優(yōu)先級調度，可以很好地滿足調度的要求。輸入端口VOQ隊列的設計則可以很好的解決鏈頭阻塞問題，由于輸入端口在交換芯片中占據了很大的面積，所以將報文緩沖區(qū)移到片外可以顯著地降低交換芯片的面積，輸入端口的設計如圖3所示。

從線卡傳輸到交換網絡輸入端口的數據包有著固定的長度，它的長度共有72位，包括6位的包頭和66位的包數據。其中包頭的前3位是源地址，后3位是目的地址。當報文控制器接收到從線卡傳輸來的72位的數據包時，便將其存入SRAM中的空地址中，FIFO寄存器是專門用來存放SRAM中的空地址，報文控制器根據FIFO寄存器的空地址將數據包存入到SRAM中，同時更新SRAM地址鏈接表和VOQ尾指針寄存器，以便接收下一個數據包。當需要從SRAM中讀取數據包時，首先根據VOQ頭指針寄存器找到SRAM地址鏈接表，SRAM地址鏈接表中存放的是數據包在SRAM中的地址，然后根據SRAM地址鏈接表找到需要從SRAM中讀取的數據包的地址，從而讀取所需要的數據，同時更新VOQ頭指針寄存器和SRAM地址鏈接表。

由于報文的頭尾標志用2 b定義，因此具有很好的故障恢復能力。例如因此硬件傳輸時受到外界干擾，10標志變成n，這時不需任何例外處理，帶來的危害僅僅影響連續(xù)的兩個報文（兩個報文合并成一個）。

4 SRAM讀寫測試

交換矩陣輸入端口的設計取決于能否根據輸入端口中FIFO寄存器中的空的SRAM的地址和SRAM地址鏈接表準確地讀取SRAM中的數據報文。該輸入端口設計以Atera DE-115開發(fā)板上的SRAM芯片為基礎，編寫SRAM的仿真模型，該芯片的存儲容量為2 MB，并在Modelsim中完成了對設計的驗證。仿真結果如圖4所示。

5 結語

本文設計了一個基于SRAM的交換矩陣的輸入端口，該設計有效的消除了輸入排隊鏈頭阻塞的問題，極大地提高交換開關的利用率，將輸入端口數據報文存放在片外SRAM中，可以顯著降低交換芯片的面積，提高虛擬隊列中數據報文的讀取速度，并在Altera開發(fā)板上完成了驗證，系統(tǒng)性能穩(wěn)定，具有很好的應用前景與研究意義。